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当完成PCB 的LAYOUT，如何检查PCB 和原理图的一致？

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flipped

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1#
发表于 2021-8-11 08:54 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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当完成PCB 的LAYOUT，如何检查PCB 和原理图的一致？
# d5 L8 I5 o9 z, N* j$ h

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timber

该用户从未签到
2#
发表于 2021-8-11 09:53 | 只看该作者
1.先确认PCB完成度，即查看PCB当前完成状态情况，进行必要的DRC检测工作；

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timber

该用户从未签到
3#
发表于 2021-8-11 09:54 | 只看该作者
2.确认最新原理图版本，重新生成新网表，然后导入到PCB工程文件中；核对PCB完成状态情况

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serenade

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4#
发表于 2021-8-11 10:21 | 只看该作者
在tools->compare netlist，在original design to compare与new design with change中分别选取所要比较的文件，将output option下的Generate Differences Report选中，其它选项以自己实际情况来选取，最后run即可。  \$ [+ _" @6 b

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养猫还是养狗

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5#
发表于 2021-8-11 10:32 | 只看该作者
导入网表，看VIEWLOG

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fresco_xy

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6#
发表于 2021-8-12 15:08 | 只看该作者
原理图和PCB都生成网表对比一下网表
# ~9 u/ L, c9 n- r7 S" c: S! a

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鲫鱼3525
  • TA的每日心情
    开心
    2022-6-29 15:11

    • 签到天数: 378 天

    [LV.9]以坛为家II
    7#
    发表于 2021-8-16 14:58 | 只看该作者
    编译一下，然后更新原理图

    “来自电巢APP”

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    Peter_Zhu11
  • TA的每日心情
    擦汗
    2021-8-21 15:04

    • 签到天数: 5 天

    [LV.2]偶尔看看I
    8#
    发表于 2021-8-16 16:30 | 只看该作者
    有自带功能的哦 可以去看一下 show different

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