|
|
本帖最后由 wanghanq 于 2011-7-5 21:28 编辑 / m5 d+ k& N6 O+ K. }2 S+ U0 I
( n4 n' [9 H9 T, C
wh：在这里出现这样的提示是DXP，AD的bug（误告）（如果你的图更大，则会出现大面积的不伦不类的误告）。
6 x$ Z' r; W- t- O* O& q7 ]$ f 从网上提供的信息看，当前规避方法多是建议在项目中进行编译检查! i3 o" G! h/ [+ R6 J, X, b+ i
Project Compiler Error Reference_2007.pdf
(513.75 KB, 下载次数: 23)
" z% t+ C& `* z9 a: J* F$ r8 \单文件和项目时报错对比（ 以前用AD时没遇到这样的情况_没在非项目中编译过...）：* U, h1 H2 |0 ]& K; P3 H) V
/ u! l5 f0 I# o----------------------------------------------------------------------3 w- f& C$ g6 A( H1 H- p
7 K: q% n% k. y/ n2 S3 v4 f2 Y
/ H# x' h, X. u: }$ c
8 S9 A# _9 K1 W其它相同的文章：- Y2 N. y& M7 q7 T7 b8 y$ X6 `
“signal has no driver/load”的解决方法
! J% V/ y& k+ q; {) t. d- J, e6 u2 Ehttp://blog.csdn.net/erazy0/article/details/6140847 （此帖注明“原”，但看到下面的主题及内容这个也只是一个整理贴） x, ~& ?' ]8 M; r
' x% _. S& W, u& u+ y8 N& k6 `% r
发现老早帖子“protel DXP 2004 Signal PinSignal_C1_1[0] has no driver 问题的解决方法 [转贴 2007-11-18 14:12:31]”
8 _: @6 {" V- H) z! s4 i8 i
9 G$ C" [" P3 j8 ~0 r按理说DRC规则在SCH也应该可以设置为好，但AD现在只能在项目下进行DRC规则设置(Project Option)...
6 x# T0 i4 k- u: R. [+ C5 Q" ]% ^ {7 H( Y
算是AD的胎生bug之一？再举例对初学者误导的胎生bug：
" H( e* _) V6 }) I6 r x K6 F( Q/ r& S5 L; R, ?6 }
从AD6.9到AD10版本都有如下图的错误提示？6 t4 }9 W0 D4 i% h. G/ b0 i
' E p; E0 u6 P* X* E; W4 B
下载 (22.03 KB); `1 [! [: E" k+ U& N3 |+ A
2011-4-2 21:51" I3 `; L! m" ]6 b
' R1 e2 q3 F* s3 ?) a0 A' R
- c j3 [1 x" r8 Z$ \9 n9 ^1 M& c
0 V A5 l. [6 P: k% c
栅格尺寸中对应的指示位置图示有错，易误导初使用者。4 I1 t# L0 \ Y# b" r% M
栅格尺寸是相邻两导线中心线之间的距离，如果用当前的图描述的话，至少也应是一个在线的下边沿，一个在上边沿。
" F7 c5 q1 {# N3 U显然若是画出图示中所标尺寸的铺铜，栅格尺寸需要设为：28mil（即： Grid Size 28 mil）。
9 N! s+ J! v, T5 S/ R! j" F# K这个在开始使用AD6起就反馈过，但一直如此（不知道是哪出了问题）
6 n b, ]. |* U# H0 O" a% w1 H% W. b7 S# ^) r/ V- N2 m5 l
/ v% _- p+ x6 Y Q7 b2 K
|
|
/1 
发表于 2011-6-9 17:22
收藏
淘帖
支持！
反对！
楼主
发表于 2011-7-5 18:38