6层板层叠设计请教

nene · 发表于 2021-7-29 10:13

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为了降低成本，领导想8层板改6层板（避免假八层），由于关键信号比较多，目前设计层叠为
TOP
S1
PWR（可以在关键信号处保证完整）
GND
S2
BOT(BGA)
请问怎么设计叠层厚度，才能使S1和S2层的信号有更好的参考，且电源和地保持低阻抗？

oostilloo · 发表于 2021-7-29 10:37

至少板厚说一下噻，而且你这个叠层方案，只能保证电源地平面之间的阻抗，信号基本都可以看成微带线，只有S2有较好的参考平面

nene · 发表于 2021-7-29 10:42

oostilloo 发表于 2021-7-29 10:371 R! G0 {+ `/ p$ L. o! W1 ?
至少板厚说一下噻，而且你这个叠层方案，只能保证电源地平面之间的阻抗，信号基本都可以看成微带线，只有S2 ...

1.6mm，跟领导说过信号质量保证不了，可是...

Vegeta · 发表于 2021-7-29 10:59

关键信号是哪些类型？是单线还是差分？速率多少？布线空间密不密？如果信号质量实在保证不了，提供板子加工参数尺寸工艺加工数量给板厂咨询一下假八层和6层之间成本差异具体多大，如果差异可以接受就说服领导。

這侽孓譙悴丶 · 发表于 2021-7-29 12:41

这个跟你的板厚、阻抗种类有关。1.6的板厚做6层板，如果内层需要走50欧姆和90欧姆或100欧姆的阻抗线基本上没机会，得做假八层，否则你的线宽算出来会很大，线根本走不出来的！大概是这样，具体还得看看你的信号阻抗以及布局规划阻抗线的层面才能想出个具体方案！

nene · 发表于 2021-7-29 16:01

Vegeta 发表于 2021-7-29 10:59' R7 G5 X4 K) p5 E9 h* K3 E& g
关键信号是哪些类型？是单线还是差分？速率多少？布线空间密不密？如果信号质量实在保证不了，提供板子加工 ...

单片DDR4,单线40±10%ohm，差分75±10%ohm，数据速率3200-4266Mbps

nene · 发表于 2021-7-29 16:06

這侽孓譙悴丶发表于 2021-7-29 12:415 t- b1 _: T; g% a& f: d0 M
这个跟你的板厚、阻抗种类有关。1.6的板厚做6层板，如果内层需要走50欧姆和90欧姆或100欧姆的阻抗线基本上 ...

是有一个单片的DDR4，空间比较小，所以S1和S2都要走DDR线，我自己大概叠了一下，单端线太宽了，所以想问下有没有好的叠法，能保证信号质量。

林果果 · 发表于 2021-7-29 16:23

1.6MM 6层板的话你 TO-s1 叠4minl S1-POWER 叠23mil 看,POWER-GND叠4MIL 表底层走出DQ(2组)，S1 S2铺GND， POWER那层拿来走地址线，GND层走电源，让地址线参考电源。看下DATASHEET，地址线应该是可以参考电源和GND都行的。

ay71819 · 发表于 2021-7-30 09:17

hi：請跟板廠要這疊構圖,就可以layout。

不要忘记了 · 发表于 2021-7-30 14:32

TOP--GND02--SIG03-SIG04--POWER05-BOT

可以用这个叠层，第二层和倒数第二层做平面层，保证器件面和信号面都有平面参考。

457958672 · 发表于 2021-7-30 15:54

nene 发表于 2021-7-29 16:06
- R# k$ O0 U( [6 K! ?' p& s# [是有一个单片的DDR4，空间比较小，所以S1和S2都要走DDR线，我自己大概叠了一下，单端线太宽了，所以想问 ...

单端你按照50欧姆做也没什么问题的，

oooqqq666 · 发表于 2021-7-31 07:24

1、最好顶层或者底层走线2、第2层和5层来做关键信号的参考3、如果走带状线，不是一个好的选择

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