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楼主: dsws
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allegro 等长设置的一些做法

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  • TA的每日心情
    开心
    2026-4-2 15:40
  • 签到天数: 42 天

    [LV.5]常住居民I

    31#
    发表于 2011-5-17 19:46 | 只看该作者
    谢谢分享!

    该用户从未签到

    32#
    发表于 2011-5-18 08:52 | 只看该作者
    回复 dsws 的帖子
    4 w( D/ F- M7 i( l; ^" F) g9 y
    ; a0 P- A6 l0 c+ X8 _5 M( m没办法 怎么也加不上 我画对称的两片DDR2连线的时候 都是等长的 所以从源端到每一个DDR2都应该是等长的 就这么做的( s, J6 ~$ t. Q, _) e. B% X8 F

    该用户从未签到

    33#
     楼主| 发表于 2011-5-18 09:02 | 只看该作者
    回复 mcu200689 的帖子5 \3 ]9 S& L) ^' L2 s3 r( _
    / ]) n, t5 ~! j9 C1 l
    是的!从源端到每个DDR是 等长的,我通常不是设置T节点,而是通过打孔来确定我的走线拓扑!心里整明白就是了!个人习惯不一样吧!
    9 w9 \/ d- E& D1 F* y; y# C# e0 o

    该用户从未签到

    34#
    发表于 2011-5-18 09:07 | 只看该作者
    回复 dsws 的帖子
    - S- `5 a* v: V( W1 |
    ( Y  V; k/ n4 Q+ ^5 T说到过孔 不知道你过孔延时是怎么处理的?https://www.eda365.com/forum-viewthread-tid-51976-highlight-%D1%D3%CA%B1.html

    该用户从未签到

    35#
     楼主| 发表于 2011-5-18 09:17 | 只看该作者
    回复 mcu200689 的帖子: V& Y: V6 f! D( f

    " M/ L$ T; J+ k) I+ U% {DDR2的地址线,平常我们的设计没有考虑过孔的延时!每一次打孔换层,地址线统一换层,过孔效应对每个地址可以认为是一样的。数据相信都是同组同层拉过去!. m+ ?: S! D) x/ R" x0 m* C
        ALLEGRO软件是可以把过孔模型加进去计算等长的!一般做仿真的时候才考虑过孔模型的!所以,平常的设计按上面的方法去处理就够用了!
      b) {+ ^  d2 t

    该用户从未签到

    36#
    发表于 2011-5-18 09:26 | 只看该作者
    回复 dsws 的帖子  z% q8 N: L( s2 E4 K& r% ]; I
    ( }! N2 z) x! a6 L  B: A
    这是最理想的情况了,能做到的话确实是不用考虑过孔延时,不过由于空间还有别的一些限制,地址线可能要分布在几个层,数据线也是,还有的比如顶层直接就可以连上,不用加过孔,同一组内8根(8bitDDR的话)数据线也可能不在同一层,请问这种情况是这么解决的呢。

    该用户从未签到

    37#
     楼主| 发表于 2011-5-18 09:51 | 只看该作者
    回复 mcu200689 的帖子' e6 M/ `1 ~% @" r, d; e
    ! h$ x+ B' I" f; n7 T
        原则上,对于DDR2而言,我个人是不接受同组11根数据线(DQ0_7;DQS+,DQS-;DQM)不走在同一层的!但是考虑到实际情况我会这样处理,比如有数据线可以从表层直接连上,那么我在做等长的时候,表层的线可能就绕得比内层稍长些(表层线路数据传输速率比内层快),至于长多多少得看你的等长范围!地址线走在不同层是可以接受的,但是得注意拓扑结构!4 o: r& a: r" m# q& C3 F3 x
        有几点得特别注意:1、DDR2的数据地址控制不能跨越分割,即要有非常完整的参考平面,否则是非常不好的。2、1.8v的电源处理,VREF电源处理,clock端接stub处理一定要非常小心!
    : o. u# U9 t; V0 o* Z. K

    该用户从未签到

    38#
    发表于 2011-5-18 09:57 | 只看该作者
    回复 dsws 的帖子
    # k* x# J9 ^3 u9 l# ?# |
    7 O) [6 B$ U% ^5 X& t1 X( |3 [楼主高见,注意的第一条:DDR2的数据地址控制不能跨越分割,即要有非常完整的参考平面7 L' y# w- B7 x% o8 o
    这句话能不能用最通俗的话说一下,“跨越分割”、“完整的参考平面”,这俩名词怎么解释,具体布线的时候应该怎么做?& z2 W7 H" a7 a4 u4 w% l

    该用户从未签到

    39#
     楼主| 发表于 2011-5-18 10:31 | 只看该作者
    本帖最后由 dsws 于 2011-5-18 10:37 编辑
    ' D% |, Q! @( r, n3 f1 B/ w; ~% i, N; W: c/ x
    回复 mcu200689 的帖子2 F8 @6 n4 T1 v- K; g

    " I1 z2 W+ u  H% b1 t高速信号跨分割,亦即信号回流的参考平面不完整,会导致高速信号的阻抗不连续!阻抗不连续会导致很多问题,相信都了解!
    0 R. U* g" [3 M4 L3 \$ O 跨分割分析.rar (426.95 KB, 下载次数: 183) $ ~# @" C$ a. `( R
    上面是个1拖4的平面处理参考!
    5 S$ J# {0 \# _/ w4 V
    4 v# v2 z9 M' Z' t9 j, S$ E

    该用户从未签到

    40#
    发表于 2011-5-18 15:01 | 只看该作者
    回复 dsws 的帖子! ^: B* ^2 c( g/ z; y

    , I' G* K( l4 T9 f7 Z$ Q还是不太清楚跨平面的理解…… 跨平面到底是什么意思呢。。。?比如我地址线在各个内电层都有,最后跟DDR2或DSP打过孔在顶层或底层相连,这叫跨平面吗?$ _1 |7 F, {! ^" _/ q4 n4 T0 l

    该用户从未签到

    41#
     楼主| 发表于 2011-5-18 16:09 | 只看该作者
    回复 mcu200689 的帖子
    7 B9 q3 v$ @& t" ]/ Q7 x8 O1 y  g, Y2 y. ?. ?: F
    这我不能帮你了,你去看看高速数字设计的书!  d" Q! B) l. B# Q+ ?

    该用户从未签到

    42#
    发表于 2011-5-18 16:15 | 只看该作者
    回复 dsws 的帖子! o: m" l( Y1 J' U

    - w+ S  V) `. Z8 m: ?谢谢啊,学习中
  • TA的每日心情
    开心
    2020-4-2 15:59
  • 签到天数: 1 天

    [LV.1]初来乍到

    43#
    发表于 2011-5-18 16:37 | 只看该作者
    15版的设置个人习惯手动设置.比对有SKILL帮助,呵..走路看得比较直观..有设错的话show一下马上就知道..不用去cmgr中找,16版那是没办法,大部份都要到cmgr中设..哎
  • TA的每日心情
    奋斗
    2019-12-11 15:50
  • 签到天数: 1 天

    [LV.1]初来乍到

    44#
    发表于 2011-5-18 16:41 | 只看该作者
    谢谢楼主的分享

    该用户从未签到

    45#
    发表于 2011-5-19 09:17 | 只看该作者
    谢谢楼主的分享
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