关于时钟约束

lucien

FPGA编译的时候出了很多警告

" w. J6 _( v1 |后来在网上查了一些方法，新建个sdc文件加入工程，然后写入
) Z4 O( V# l8 ?5 J( N

1. create_clock -name {clk} -period 20.000 [get_ports {clk}]
   + |- U2 y5 x0 p+ k$ Q
2. set_clock_uncertainty  -setup -rise_from clk -rise_to clk 0.150
   : R0 H/ @5 {8 R
3. set_clock_uncertainty  -hold -rise_from clk -rise_to clk 0.150
   
4. 
   
5. 
     m2 y& K; `& d' ]. W- {) ^
6. 
   $ y2 S1 Q0 i! f5 e6 K
7. set_clock_uncertainty  -setup -rise_from altera_reserved_tck -rise_to altera_reserved_tck 0.150
   / h% O9 O# W6 }& q  Q' y% m
8. set_clock_uncertainty  -hold -rise_from altera_reserved_tck -rise_to altera_reserved_tck 0.150
   $ ~  ^5 f' J/ Z; h+ ~/ R( w  p
9. 
   
10. set_clock_uncertainty  -setup -rise_from altera_reserved_tck -fall_to altera_reserved_tck 0.150
    2 }  d  P! `2 |
11. set_clock_uncertainty  -hold -rise_from altera_reserved_tck -fall_to altera_reserved_tck 0.150
    
12. 
    
13. set_clock_uncertainty  -setup -fall_from altera_reserved_tck -fall_to altera_reserved_tck 0.150
    % U4 z3 O7 y  |* b! t0 P8 I8 V
14. set_clock_uncertainty  -hold -fall_from altera_reserved_tck -fall_to altera_reserved_tck 0.150

复制代码

就没有警告了。
可是，这是什么意思呢？
/ h; d. y; t5 [1 r" K

sdkangbaz

没有了就好