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PCB设计之叠层结构改善案例

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发表于 2021-3-18 14:07 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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5 D1 ~5 |7 G, ^8 j  r( u# l' e! X: K6 T问题点
) n. B. E+ [" j* i0 [/ w' S
( h4 z8 k- q1 s% \  D: {    产品有8组网口与光口,测试时发现第八组光口与芯片间的信号调试不通,导致光口8调试不通,无法工作,其他7组光口通信正常。
1 c2 _2 _: V( F. C* `3 E! a
6 A3 l# @1 P) `* I7 s# L1、问题点确认:
8 p3 q7 g, Z& l% G- @8 _. n. o" S: d% C7 s- T
   根据客户端提供的信息,确认为L6层光口8与芯片8之间的两条差分阻抗线调试不通;( k0 a) X, @8 i
7 z0 s+ X! f7 E' H  u' |: B) A1 U/ n
& K& T( t% u' [

" n+ x- ~5 D+ B. Z+ {9 ^( |' k8 F4 S! i7 R( f
2、客户提供的叠构与设计要求6 o* l, a3 C& ~" t% S
  T1 S( S- r. f. r7 M* x1 n+ W- K

' u9 X/ T6 H' P5 H# I4 S; ~/ v0 o: Q1 k* {
6 ]9 F8 |* B, Q4 l3 e% ^
改善措施
( g; ~, ^% a" Q/ a9 z: f4 s8 f9 u( d' k: `4 a
    影响阻抗信号因素分析:
/ e6 a+ Y& ^4 }. F) q( F# W+ Z1 A, w, L. M4 c& ?
    线路图分析:客户L56层阻抗设计较为特殊,L6层阻抗参考L5/L7层,L5层阻抗参考L4/L6层,其中L5/L6层互为参考层,中间未做地层屏蔽,光口8与芯片8之间线路较长,L6层与L5层间存在较长的平行信号线(约30%长度)容易造成相互干扰,从而影响了阻抗的精准度,阻抗线的设计屏蔽层不完整,也造成阻抗的不连续性,其他7组部分也有相似问题,但相对较轻微。; J: k7 N3 ~8 @$ m/ ^$ Z- A
    L56层存在特殊设计(均为信号层,存在差分阻抗平行设计、相邻阻抗层间未设计参考地层),客户端未充分考虑相邻层走线存在的干扰,导致调试不通问题。 0 {$ r: R% n' n

: b0 X  o7 l# d! g
1 e1 U8 t% N6 f
# j& r6 I  Q6 C/ I- H1 x
& E" [/ c* \. g2 z' B: X# }! J, g6 I8 z

5 P' k1 g( Z+ U9 {4 f7 e3 N( T
: A1 _; ?9 A+ @6 m1 K# c) T% d% V$ M" Q

  q( U) g, {% m    与客户沟通对叠层进行优化,将L45、L56、L67层结构进行了调整,介质层厚度分别由20.87mil、6mil、13mil 调整为5.12mil、22.44mil、5.12mil,将而L4、L7间的参考地层间的距离拉近,L56层互为参考且屏蔽不足的线路层距离拉远,减少干扰。& A3 e! l1 V* I5 i  P& n. o: K3 M; B3 R
优化后的叠层结构:
! q- a& A7 y2 }: f) N
3 Q4 r6 k- x/ m. }  C% n ) h& u+ i; z- [

+ X0 M  b* o5 o: u1 I, N3 h3 P) a6 [( w4 T  g- L
优化后的阻抗匹配:
+ w& r0 m4 Y9 ?( X5 {3 n* o  S5 N; L% s. S
( y/ p7 L+ p5 a, @

5 k: P. j& |8 G$ h8 C
3 L# p2 S2 P+ w+ I; M6 X6 q% N改善效果, f* G% r0 I. c9 v% `1 n0 w

8 }$ x$ V  f( ?! v    通过调整叠层结构,拉大L56层相邻信号层之间的距离,串扰造成的系统故障问题得到解决。8 A5 E& r4 k! o) Z/ u  i
  e$ q6 y4 l/ X6 I5 b1 v$ K8 u# {

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发表于 2021-3-18 15:19 | 只看该作者
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