关于ddr仿真strobe and clock的时序问题

davidyan · 发表于 2021-3-4 21:37

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学习杜老师视频时看到。TDQSS margin为负数而且数值较大。请问这个需要调整吗？
目前板子上CLK与DQS基本不设置等长。此问题DDR自身是否可以自行解决？

modengxian111 · 发表于 2021-3-5 09:32

反正我们做的板子，DDR都是要调整等长的，一般都有规范

davidyan · 发表于 2021-3-6 16:33

modengxian111 发表于 2021-03-05 09:32:32
( D8 H: B) X. W! J反正我们做的板子，DDR都是要调整等长的，一般都有规范

你们DQS和CLK控制多少等长？

bainum · 发表于 2021-3-6 22:41

davidyan 发表于 2021-3-6 16:33. z3 x) S, M1 i7 u9 |4 p2 q$ Y+ I
你们DQS和CLK控制多少等长？

DQS和CLK之前没有等长约束吧

davidyan · 发表于 2021-3-7 21:45

bainum 发表于 2021-03-06 22:41:27& N; W: T1 c3 \) F' i- d( ]
[quote]davidyan 发表于 2021-3-6 16:338 R' i+ O- ?" F( V6 M; g+ ^: K
你们DQS和CLK控制多少等长？

DQS和CLK之前没有等长约束吧
[/quote]

其实有一个很宽泛的要求，只是我看杜老师这个仿真这里的数值是红色想请教一下。

Mavis1981 · 发表于 2021-3-10 23:31

bainum 发表于 2021-03-06 22:41:27
1 r1 O: K( ~, c, B, N' w[quote]davidyan 发表于 2021-3-6 16:339 G1 ]# o7 G& D- p" p
你们DQS和CLK控制多少等长？

DQS和CLK之前没有等长约束吧
[/quote]

CLK和DQS有等长要求，然后DQS和DQM、DATA有等长要求，具体多少值要查看datasheet。

bainum · 发表于 2021-7-2 22:53

Mavis1981 发表于 2021-3-10 23:31
6 x. U2 v S+ a; e( x; M2 @+ |DQS和CLK之前没有等长约束吧

[/quote]

从DDR3开始，芯片内部有个Write Leveling功能，这个能自动调整CLK和DQS时序

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[仿真讨论] 关于ddr仿真strobe and clock的时序问题