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EDA365电子论坛网»电子社区 › EDA工具&PCB设计 › Cadence Allegro论坛 › 求助：导入网表时自动创建了match group
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求助：导入网表时自动创建了match group

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kerwinash

该用户从未签到
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1#
发表于 2021-2-21 21:11 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 kerwinash 于 2021-2-21 21:47 编辑 " ^3 x; c, k* z7 J- C8 N8 k9 C# L

  m& I/ {# x0 V: S- Z3 r. { % C3 F( b/ N8 u4 @" L
原理图里net group是空的$ u, o$ S# _8 c
0 I6 b. L/ |- A; ^9 t( B& Z
4 O* }8 g# h' T5 R/ f" \) D3 e3 d

" r& C% Q) s; o# C* d4 u4 K删掉以后，再次导入网表还会出现；忘记原理图搞过什么了。我只知道原理图可以创建diff pair，不知道还可以创建match group。哪位知道是什么回事，谢谢。/ v  Z2 p, h- m0 e
. |* D3 Z* q- A2 U6 t' @& \& @3 Y
) ?, K1 H" C+ E

0 M+ {: l7 V: y+ m" P9 V2 w5 n' q

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zawq

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2#
发表于 2021-2-22 10:01 | 只看该作者
兄弟 帮你顶一下

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xya

该用户从未签到
3#
发表于 2021-3-1 11:16 | 只看该作者
导原理图的时候勾上ignore electrical constraints

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timeout
这个答案是正解  详情 回复 发表于 2021-3-1 13:40

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timeout
  • TA的每日心情
    开心
    2020-8-3 15:44

    • 签到天数: 1 天

    [LV.1]初来乍到
    4#
    发表于 2021-3-1 13:40 | 只看该作者
    xya 发表于 2021-3-1 11:16
    4 ?( j, Z7 i8 ?5 c; O导原理图的时候勾上ignore electrical constraints
    0 ]+ V: A( E7 O  B# N
    这个答案是正解
    ! v6 E( c: F2 P. S4 U0 z' \

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