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EDA365电子论坛网»电子社区 › EDA工具&PCB设计 › Cadence Allegro论坛 › 求助：导入网表时自动创建了match group
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求助：导入网表时自动创建了match group

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kerwinash

该用户从未签到
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1#
发表于 2021-2-21 21:11 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 kerwinash 于 2021-2-21 21:47 编辑
" g  x9 Y$ E6 D: F4 B6 O; R
/ Z8 B7 m& F8 T* ?4 t - B6 Z2 a& D5 z6 X, h' j5 e- C
原理图里net group是空的
1 h' W/ v  S3 h2 M% \
4 u4 n( P- }- X/ b% j9 u$ c& y
/ n9 b) p& }* ]3 M8 `2 h' y5 f
; Z7 P5 A% |" G( Z- X% ]) }删掉以后，再次导入网表还会出现；忘记原理图搞过什么了。我只知道原理图可以创建diff pair，不知道还可以创建match group。哪位知道是什么回事，谢谢。5 e3 F7 |5 D; S/ C# S! V

/ q2 N3 [. y, w/ }1 G4 P9 z6 L6 h% Q* F0 g  a) r/ y
6 l; v1 p  A4 j7 A

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zawq

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2#
发表于 2021-2-22 10:01 | 只看该作者
兄弟 帮你顶一下

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xya

该用户从未签到
3#
发表于 2021-3-1 11:16 | 只看该作者
导原理图的时候勾上ignore electrical constraints

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这个答案是正解  详情 回复 发表于 2021-3-1 13:40

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  • TA的每日心情
    开心
    2020-8-3 15:44

    • 签到天数: 1 天

    [LV.1]初来乍到
    4#
    发表于 2021-3-1 13:40 | 只看该作者
    xya 发表于 2021-3-1 11:16
    9 x' B+ q/ v; e导原理图的时候勾上ignore electrical constraints
    , {. }0 l4 P# L+ j0 E, q9 U& ^0 V3 I
    这个答案是正解
    2 Y1 W* j/ `8 _0 b3 o7 R

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