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EDA365电子论坛网»电子社区 › EDA工具&PCB设计 › Cadence Allegro论坛 › 求助：导入网表时自动创建了match group
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求助：导入网表时自动创建了match group

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kerwinash

该用户从未签到
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1#
发表于 2021-2-21 21:11 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 kerwinash 于 2021-2-21 21:47 编辑 # n7 O+ s4 K' `/ _! m* |

% Y3 |8 ~; A0 u: }' }3 O* w& c  n 3 j: \+ k1 l! l7 C3 Q
原理图里net group是空的6 d  ^' F9 S6 @7 ^  A! @

/ _. u2 ]! n1 x) z$ m" w9 U2 E % ]9 |* [1 [  V! U5 x5 K& j
( _; ]! a' j3 [7 @; f/ U7 }  v( d5 B
删掉以后，再次导入网表还会出现；忘记原理图搞过什么了。我只知道原理图可以创建diff pair，不知道还可以创建match group。哪位知道是什么回事，谢谢。
/ l9 N$ F) h0 K: x( \! T* B
9 B1 H! @3 v& d0 u( `  C) J* M9 n9 k* B) j

2 q" i/ g( n" q: E! }2 ^

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zawq

该用户从未签到
2#
发表于 2021-2-22 10:01 | 只看该作者
兄弟 帮你顶一下

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xya

该用户从未签到
3#
发表于 2021-3-1 11:16 | 只看该作者
导原理图的时候勾上ignore electrical constraints

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timeout
这个答案是正解  详情 回复 发表于 2021-3-1 13:40

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  • TA的每日心情
    开心
    2020-8-3 15:44

    • 签到天数: 1 天

    [LV.1]初来乍到
    4#
    发表于 2021-3-1 13:40 | 只看该作者
    xya 发表于 2021-3-1 11:16  O4 }3 A8 v# x0 Q
    导原理图的时候勾上ignore electrical constraints
    ) ^/ R. C6 U8 R; m5 `
    这个答案是正解
    8 F8 F6 I1 L+ G1 C% ]& P; U+ r

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