关于vivado中用ILA逻辑分析IP观测波形碰到的问题及其解决办法

microzzw

报错：ERROR: [Labtools 27-3412] Mismatch between the design programmed into the device 'xc7a100t' (JTAG device index = '0'
& T: T! J2 i  O5 _3 ~% X and the probes file(s) 'xxx.ltx'.The hw_probe 'xx' in the probes file has port index '0'. This port location for the ILA core at location (uuid_4FAE2A1F27CF5763BD2630905069972B), does not support a data probe.
查找了很多资料都不得解，最后还是vivado自身提供的几点建议有用：
Resolution:
1) Ensure that the clock signal connected to the debug core and/or debug hub is clean and free-running.
2) Ensure that the clock connected to the debug core and/or debug hub meets all timing constraints.
3) Ensure that the JTAG clock frequency is 2.5x times slower than the frequency of the clock connected to your debug hub.

+ C  @/ l5 K2 j) y6 }2 E第一点是确保ILA的clock signal是free-running的，查资料大概就是自由振荡，像外部晶振提供的时钟是可以的，但对锁相环提供的
时钟，由于要进入锁定状态才有稳定的时钟，所以可能不太行。所以就在我的代码里面将锁相环时钟改成了外部晶振时钟。
第二点由于功能需要直接忽略。
4 I; T! }( c* K! X5 Q- c& z/ P4 B第三点JTAG时钟频率比ILA时钟要慢2.5倍，我看了默认的JTAG时钟是15MHz(虽然我不知道JTAG时钟是什么？表征电脑与FPGA通信速率？)，
而我ILA的时钟只有几MHz,所以推测是这里出错了。所以就重开了open new target，在里面设置JTAG时钟为500k，报错解决。
6 b, X4 u7 H6 d3 r7 K. T

updown

vivado中用ILA逻辑分析IP观测波形碰到的问题及其解决办法，很好的解决办法。