pcie gen3硬件设计要点

pcbdesigner

PCIE GEN3每条Lane的速度为8Gbps，为不影响PCIE接口的性能，在硬件原理及PCB设计需要遵循它特有的设计规则，本文对这方面进行了总结：
3 G$ R# ?! e  {1 C, ^' p# I' L硬件连接--Lane上的电容要求
2 f' v6 d2 J- L) ~9 {, r& E; LPCIE连接到外部连接器应用，在TX Lane上需要增加耦合电容，电容值要求在220nF(Gen3)， 100nf（Gen2），封装可选0402或0201，0201要优于0402；
8 S) l) @7 w/ x+ ]
, B( B: l* k6 c, x" Q另外一种应用场景为处理器与外设在同一主板上（板载PCIE设备），Tx/Rx Lane上都要求增加耦合电容
: [, p* P$ u4 k! Y4 U
' ^, F+ ]: V: ^: E详细介绍请查阅附件
9 l0 U/ n* ], b2 R7 ?& a1 ~
/ n0 N& q0 E% h* p# C$ W( b! m