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EDA365电子论坛网»电子社区 › 研发供应链讨论 › 失效分析&可靠性 › 为了FPGA保证设计可靠性, 需要重点关注哪些方面？
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为了FPGA保证设计可靠性, 需要重点关注哪些方面？

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weqewq
  • TA的每日心情
    奋斗
    2020-8-27 15:56

    • 签到天数: 1 天

    [LV.1]初来乍到
    跳转到指定楼层
    1#
    发表于 2020-12-18 10:51 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    为了FPGA保证设计可靠性, 需要重点关注哪些方面？
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    EDA365微信号及QQ群号！
    Anda

    该用户从未签到
    2#
    发表于 2020-12-18 13:14 | 只看该作者
    使用完全同步设计

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    Anda

    该用户从未签到
    3#
    发表于 2020-12-18 13:15 | 只看该作者
    异步设计对路径延迟非常敏感, 因此不很可靠. 异步电路的一个例子是使用组合反馈的SR闭锁.  

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    silenced
  • TA的每日心情
    慵懒
    2020-8-28 15:16

    • 签到天数: 1 天

    [LV.1]初来乍到
    4#
    发表于 2020-12-18 13:20 | 只看该作者
    绝不使用组合逻辑控制时钟信号

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    silenced
  • TA的每日心情
    慵懒
    2020-8-28 15:16

    • 签到天数: 1 天

    [LV.1]初来乍到
    5#
    发表于 2020-12-18 13:22 | 只看该作者
    因为在任何门控制时钟信号上可能产生短时脉冲干扰, 最终导致错误触发flip-flop.

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