sigrity仿真TDR阻抗

恰巧你在邻桌笑

有大神可以分析一下吗？为什么0~147ps之前阻抗是偏小的呢？这部分应该是CPU的扇出细线，阻抗应该大一点呀。还有，这里仿的是差分线，差分阻抗是75ohm，仿真一个来回之后，阻抗为什么上升到150了呢？

CCxiaom

看着好高大上啊

Markdu

放一下链路设置示意图学一下呢，看起来150欧是远端开路全反射了

dzkcool

阻抗曲线的最开始是有个尖峰的，最好把PCB走线截图出来才好分析。

恰巧你在邻桌笑

dzkcool 发表于 2020-11-25 09:46
, |7 x1 f- B, ~, x5 Q- R( a阻抗曲线的最开始是有个尖峰的，最好把PCB走线截图出来才好分析。

走线是这样的
# s7 x" _! F* `3 J/ Y3 {2 v% m- z

恰巧你在邻桌笑

Markdu 发表于 2020-11-25 09:30
放一下链路设置示意图学一下呢，看起来150欧是远端开路全反射了

走线是这样的
: s" W) ]( u" x' u$ y4 T$ r: T

Markdu

恰巧你在邻桌笑 发表于 2020-11-25 15:20
/ ^5 u* |, s- m7 G$ _/ }' J6 O, f走线是这样的

- v" I9 h& b0 q7 q虽然线变细了，但间距也近了，相互耦合会更严重，所以阻抗有可能往下掉（这种比较均匀的传输线，仿真软件一般没啥问题）。150欧是远端开路全反射，TDT和TDR的时间关系也能说明这点

Markdu

恰巧你在邻桌笑 发表于 2020-11-25 15:20
走线是这样的

另外请教下，这个是芯片封装，还是PCB走线，一直想了解下芯片封装的RDL怎么扇出，I/O排布的原则

恰巧你在邻桌笑

Markdu 发表于 2020-11-25 18:46
虽然线变细了，但间距也近了，相互耦合会更严重，所以阻抗有可能往下掉（这种比较均匀的传输线，仿真软件 ...

谢谢啦~
, G9 C9 |9 O, o: I3 y/ S  j! I

恰巧你在邻桌笑

Markdu 发表于 2020-11-25 18:49
, k. E5 Z- F% N" S9 ~8 h, Y4 {另外请教下，这个是芯片封装，还是PCB走线，一直想了解下芯片封装的RDL怎么扇出，I/O排布的原则

我也在学习中，我做的是仿真哦，不是布线，不太懂
1 h& h7 A. ]5 m. ^8 ]% `

pcb设计worker

差分线，bga扇出，大部分都是50欧姆，肯定小啊

dayy

请问楼主问题解决了吗