【Sigrity】SystemSI仿真中DDR

MarsonJ

麻烦问下大佬们Controller的DDR Training在SystemSI仿真中怎么设置？目前没设置DDR Training的眼图每bit都还OK，但是Byte就相位差距比较大：
5 }5 E1 y$ m$ {  k9 \
" t! ?. ?8 l( g/ h. a- M9 ~# [

MarsonJ

是这里手动输入延时么？

0 `0 C7 c3 s4 p7 i2 L& w

hyxs714154

MarsonJ 发表于 2020-11-20 16:34
是这里手动输入延时么？

) f! @0 X; w: d3 V! l软件没那么智能

MarsonJ

hyxs714154 发表于 2020-11-20 16:49
软件没那么智能

大佬，那需要如何设置？是SystemSI里改还是IBIS里有可以改的设置？
/ ^; J% t) P6 P6 H, S: n& k

allen_comm

Cadence Sigrity 仿真很厉害

MarsonJ

大佬们，我这1Byte的DDR数据，每个bit眼图都ok，但是delay对齐有问题，板上等长已经极限没空间拉了，想问下systemSI里有地方可以添加CPU允许的timing范围么？
! i6 b# K" H5 B/ s
是不是在这个触发偏移Stimulus Offset中手动填写？

) }6 l. n" w0 C我看每组选项中还有个idea，选中后每bit都会显示on-the-fly，这个on-the-fly怎么理解？是会自动对齐么？
' p4 Y$ C! \+ V) X9 O8 I5 F! ^$ k
, j% c/ S, m  R1 B  ^

davidyan

围观