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EDA365电子论坛网»电子社区 › 研发技术版块 › 信号完整性SI/PI仿真 › 为什么DDR发送端的波形会差
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[Cadence Sigrity] 为什么DDR发送端的波形会差

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davidyan
  • TA的每日心情
    擦汗
    2019-11-19 15:22

    • 签到天数: 1 天

    [LV.1]初来乍到
    跳转到指定楼层
    1#
    发表于 2020-11-18 09:47 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    x
    在做DDR写仿真时，总是发现CPU端的波形要差于接收端波形。0 z1 `0 T+ O  V; n: w+ u) R
    按道理发送端不是应该更好吗？为什么会差？; {. B. {# }. j( n( X. T6 z
    一般接收端满足要求的情况下是否需要考虑发送端的波形质量。7 a7 X8 u! l7 Z. b

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    dzkcool
  • TA的每日心情
    开心
    2024-2-21 15:59

    • 签到天数: 313 天

    [LV.8]以坛为家I
    推荐
    发表于 2020-11-19 09:13 | 只看该作者
    每个接收端的反射都会叠加的发送端，所以发送端的波形是很差的，一般情况下不考虑发送端的波形质量，CPU芯片有特殊要求的除外

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    daiyan870316

    该用户从未签到
    2#
    发表于 2020-11-18 10:14 | 只看该作者
    发送端包括反射回来的信号

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