FPGA的多路可控脉冲延迟系统

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摘要 采用数字方法和模拟方法设计了一种分辨率为0.15 ns级的多路脉冲延迟系统，可以实现对连续脉冲信号的高分辨率可控延迟；采用Flash FPGA克服了现有SRAM FPGA系统掉电后程序丢失的缺点，提高了系统反应速度。本系统适用于需要将输入脉冲信号进行延迟来产生测试或控制用的连续脉冲信号场合，具有很强的适用性。

　　在科学研究、通信和一些自动控制中，经常需要定时的连续脉冲信号，用于产生测试信号或控制用的时序。脉冲延迟的基本方法可分为数字方法和模拟方法。数字方法采用计数器或存储器实现延迟控制，其缺点是无法满足高分辨率的要求；模拟方法采用专用的脉冲延迟器件实现延迟控制，其缺点是抗干扰效果不好，容易产生抖动和电压不稳等问题。于是我们提出构建数模结合的系统，实现连续脉冲信号的高分辨率延迟。

　　1  系统功能

　　本系统拟定对频率范围在1~50 kHz左右的TTL电平脉冲序列进行多路延迟处理。各路延迟时间分别由单片机动态设定，延迟时间为1 ms，分辨率为0.15 ns级。

　　2  方案选择

　　因为所要处理的脉冲序列的脉冲间隔时间大于脉冲延迟时间，不必考虑多脉冲存储和再生的问题，所以数字方法中选用计数器法，完成延迟量高位部分控制。现存的计数器系统方案大多是基于SRAM的FPGA，其缺点是SRAM中的程序掉电后易丢失，上电后要借助于外围的单片机重新向SRAM中写程序，影响了系统的反应速度。为了解决这一问题，系统选用Actel公司的Flash FPGA，掉电后程序不易丢失，提高了系统的反应速度。另外，FPGA中的PLL模块能对外部时钟源进行分频、倍频，给计数器模块提供触发和计数脉冲。这些大大减少了芯片数目，提高了集成度，节省了系统面积和成本。然后，用VHDL语言对FPGA进行编程，实现硬件电路软件化设计，控制各路时序，完成用数字方法对脉冲信号的延迟控制，此时分辨率可以达到10 ns级。

　　用模拟方法进行延迟低位部分控制时，选用了DS1020延迟线芯片。只要在电路板上搭建多组以DS1020延迟线芯片为主的电路，就可以同时输出多路脉冲序列。此时延迟分辨率可以达到0.15 ns级。本方案中各路计数器模块和延迟线的延迟时间均可由mcu编程来动态调整，系统结构框图如图1所示。

　　3  方案实现

　　系统选用Actel公司的ProASIC3 A3P250芯片实现数字部分。系统时钟由外部50 MHz晶振提供，时钟引脚连接到FPGA的CCC全局时钟引脚上；频率可以通过FPGA内部的PLL实现倍频和分频，设定需要的频率。因为在多路脉冲延迟方案中电路的同步是保证控制准确的前提，所以应该首先为电路提供一个基准脉冲。通过PLL将50 MHz的频率倍频，产生一个100 MHz的低频触发脉冲，从而触发各路计数模块开始计数。同时，将100 MHz通过另一计数器模块得到1 kHz的触发脉冲，此时可以根据需要延迟的范围通过MCU编程来设定各计数器的初值，产生一个粗延迟的脉冲信号，实现以10  ns为步进的延迟，延迟分辨率为10 ns级。FPGA内部结构如图2所示。

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我们提出构建数模结合的系统，实现连续脉冲信号的高分辨率延迟。