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EDA365电子论坛网»电子社区 › 研发技术版块 › 硬件设计讨论 › 高速串口PCB走线长度判定
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高速串口PCB走线长度判定

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RickGao

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1#
发表于 2020-10-23 20:32 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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x
像PCIE/SATA/USB这种高速串行接口，在设计PCB的时候，我们怎么去判断走线长度是否有风险？
4 e" c4 N5 t" l# z( e3 l" ?9 s" Y协议规范里面可以找到回损指标，但是这个指标是表示阻抗（频域）连续性的，插损才会设计线长，而协议规范里好像没有提到插损指标，可能是我没找到？2 H5 y* K! D: v) N( D
我的理解是，即使通过仿真，没有具体插损指标，应该也没办法直接判定走线长度是否安全。8 [! g7 n8 e: t; C2 Y
0 R! {) n+ s2 _; j
希望大佬们释疑！1 m0 P; w5 e1 T+ {8 n9 Q4 P

# N+ U! k& u, A8 d/ F

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tend

该用户从未签到
2#
发表于 2020-10-26 09:12 | 只看该作者
还是有办法判断的

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RickGao
那你怎么判断呢？可否分享一下？  详情 回复 发表于 2020-10-26 09:23

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startostar
  • TA的每日心情
    开心
    2021-2-25 15:13

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    [LV.4]偶尔看看III
    3#
    发表于 2020-10-26 09:22 | 只看该作者
    关系到走线长度：长度<1/4波长

    点评

    RickGao
    我的理解是，一般射频信号会去考虑走线长度和波长的关系，高速信号一般都是参考指标的？ 你这个关系对应的依据是什么呢？  详情 回复 发表于 2020-10-26 09:25

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    RickGao

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    4#
     楼主| 发表于 2020-10-26 09:23 | 只看该作者
    tend 发表于 2020-10-26 09:12# E6 Y; _" u# u. |  |( h
    还是有办法判断的

    + n) O/ L7 n4 @3 w. C, L. l那你怎么判断呢？可否分享一下？
    # X& V: n+ S  [  q9 u: ?

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    RickGao

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    5#
     楼主| 发表于 2020-10-26 09:25 | 只看该作者
    startostar 发表于 2020-10-26 09:22" O" g3 L) I  n9 k( @
    关系到走线长度：长度

    0 ~- i5 C/ I- l) x3 g我的理解是，一般射频信号会去考虑走线长度和波长的关系，高速信号一般都是参考指标的？. G2 h$ p* Q* a8 M) U2 @
    你这个关系对应的依据是什么呢？
    . @% c- B  o0 g& V) o2 y9 q+ m

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    startostar
    可以参考高速信号信号完整性相关理论，主要考虑电压信号反射  详情 回复 发表于 2020-10-27 13:42

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    startostar
  • TA的每日心情
    开心
    2021-2-25 15:13

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    [LV.4]偶尔看看III
    6#
    发表于 2020-10-27 13:42 | 只看该作者
    RickGao 发表于 2020-10-26 09:25
    3 H- ]" s& S( w+ Y4 E. a我的理解是，一般射频信号会去考虑走线长度和波长的关系，高速信号一般都是参考指标的？$ y+ X  W9 O4 q, ]# d
    你这个关系对应 ...
    ) }( q7 k3 D7 W  `4 n
    可以参考高速信号信号完整性相关理论，主要考虑电压信号反射

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    RickGao

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    7#
     楼主| 发表于 2020-10-27 19:50 | 只看该作者
    我的思路是去规范里面找插损值，然后根据单位线损去估算PCB上最大线长，但是规范里面找不到插损指标，网上也找不到，是不是我的思路错了？有没有新的思路分享一下？

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    谢谢分享！: 5.0
    RickGao
    我可否理解为，需要仿真眼图来判断？ 延迟，上升/下降时间会影响误码率和信号带宽，对吧？但是要想了解信号经过PCB传输后的延迟，上升时间/下降时间的变化，应该还是要通过仿真才能看到。 我找插损指标的目的，是  详情 回复 发表于 2020-10-28 10:13
    RickGao
    我可否理解为，需要仿真眼图来判断？ 延迟，上升/下降时间会影响误码率和信号带宽，对吧？但是要想了解信号经过PCB传输后的延迟，上升时间/下降时间的变化，应该还是要通过仿真才能看到。 我找插损指标的目的，是  详情 回复 发表于 2020-10-28 10:12
    超級狗
    谢谢分享！: 5
    不一定是插入損失，有時候是延遲、上升或下降時間。  发表于 2020-10-27 21:45

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    RickGao

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    8#
     楼主| 发表于 2020-10-28 10:12 | 只看该作者
    RickGao 发表于 2020-10-27 19:50
    / M5 k# D8 f2 c2 ~( @我的思路是去规范里面找插损值，然后根据单位线损去估算PCB上最大线长，但是规范里面找不到插损指标，网上 ...
    7 c1 G  S- F4 x- a8 I
    9 i, I6 m) T3 _4 q; R% L1 p
    9 I8 I8 x$ |7 E) n+ G0 ]

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    RickGao

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    9#
     楼主| 发表于 2020-10-28 10:13 | 只看该作者
    RickGao 发表于 2020-10-27 19:50
    1 F  I" ~9 E! `6 U* c8 i1 L我的思路是去规范里面找插损值，然后根据单位线损去估算PCB上最大线长，但是规范里面找不到插损指标，网上 ...

      ^- X6 q$ r# J# q1 o/ l9 G" D我可否理解为，需要仿真眼图来判断？
    / j& l2 e) D# O7 C' c& Z( `延迟，上升/下降时间会影响误码率和信号带宽，对吧？但是要想了解信号经过PCB传输后的延迟，上升时间/下降时间的变化，应该还是要通过仿真才能看到。
      I! l2 k, x" Z% Y! C0 f1 h我找插损指标的目的，是想在不仿真的基础上可以大概判断PCB上走线长度是否安全，所以我需要根据信号的规范，比如PCIE GEN1/2/3的插损指标来对应PCB可以走多长线。
    6 H! Q5 a' i' j3 p3 P% V8 p9 [# m# |3 |

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    t123456
  • TA的每日心情
    开心
    2025-11-21 15:41

    • 签到天数: 1275 天

    [LV.10]以坛为家III
    10#
    发表于 2020-10-30 06:37 | 只看该作者
    谢谢分享

    “来自电巢APP”

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    Dc2024101522a
  • TA的每日心情
    怒
    2025-7-22 15:01

    • 签到天数: 8 天

    [LV.3]偶尔看看II
    11#
    发表于 2025-5-29 16:54 | 只看该作者
    仅做记录，如图

    lf3T7vkQNb.png (10.86 KB, 下载次数: 3)

    lf3T7vkQNb.png

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    超級狗

    该用户从未签到
    12#
    发表于 2025-6-2 07:39 | 只看该作者
    ! G$ Y* M8 P3 h9 u/ q
    PCI Express® 5.0 Architecture Channel Insertion Loss Budget | PCI-SIG! ]# r8 }& ^' P7 e7 ?
    # c+ G$ ?; W0 c; @2 _
    ! W& H3 v3 D$ c6 `

    PCIe 5.0 Signal Budget.png (39.75 KB, 下载次数: 1)

    PCIe 5.0 Signal Budget.png

    PCIe Signal Budget.jpg (15.51 KB, 下载次数: 2)

    PCIe Signal Budget.jpg

    an835-683852-667071.pdf

    4.23 MB, 下载次数: 0, 下载积分: 威望 -5

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    超級狗

    该用户从未签到
    13#
    发表于 2025-6-2 07:49 | 只看该作者
    批西哀醫五點零（PCIe 5.0）、批西哀醫六點零（PCIe 6.0）Signal Budget0 p% l) f% Z2 y8 x

    6 j; _. Z( P- D1 h9 g% J

    20240808_SSDT-304-1-Franco.pdf

    2.73 MB, 下载次数: 5, 下载积分: 威望 -5

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