可实现快速锁定的FPGA片内延时锁相环设计

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微电子技术的持续发展使得FPGA具有更高的系统集成度和工作频率。系统性能较大程度上决定于系统的时钟延迟和偏斜。由于FPGA具有丰富的可编程逻辑资源及时钟网络，随之而来的时钟延迟问题使得用户设计的性能大打折扣。FPGA中的DLL模块可提供零传播延时，消除时钟偏斜，从而进一步提高了FPGA的性能和设计的灵活性。

　　PLL是常用的时钟管理电路，主要是基于模拟电路设计实现的，而DLL主要是基于数字电路设计实现的。虽然在时钟综合能力上比PLL差，但由于具有设计仿真周期短，抗干扰性强，以及工艺可移植等特点，DLL非常适合在数字系统架构中使用，这也是FPGA采用DLL作为时钟管理的原因。文中将介绍传统FPGA片内延时锁相环设计，并在此基础上提出具有更快锁定速度的新延时锁相环架构OSDLL。

　　为FPGA片内DLL结构框图。图1中FPGA片内用户设计的时序逻辑部分在布局布线后，位于芯片中部，相应的时钟走线较长。为缓解时钟缓冲、重负载时钟线的大电容、线路的传播延时等因素造成的时钟偏斜，可以选择使用DLL模块进行时钟优化管理。

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为缓解时钟缓冲、重负载时钟线的大电容、线路的传播延时等因素造成的时钟偏斜，可以选择使用DLL模块进行时钟优化管理。