复用器重构降低FPGA成本

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摘 要： 本文介绍了一种新的复用器重构算法，能够降低FPGA实际设计20％的成本。该算法通过减少复用器所需查找表（LUT）的数量来实现。算法以效率更高的4:1复用器替代2:1复用器树。算法性能的关键在于寻找总线上出现的复用器数量。新的优化方法占用一定的逻辑，这些逻辑由总线进行分担，从而减少了总线上每个比特位所需的逻辑。 （本站编者：该算法已经集成在QuartusII4.2软件中，使用QuartusIi进行综合HDL语言时会自动调用该算法进行综合，本文介绍该算法的详情，本文适合希望深入了解算法的用户阅读）

　　1. 引言

　　--- 复用器是数据通道常用的构建模块，被广泛应用在处理器[1]、处理器总线、网络交换，甚至是资源共享的DSP设计中。据估计，复用器一般要占用一个FPGA设计[2] 25%以上的面积。因此，优化FPGA设计的关键在于怎样优化复用器。

　　--- 本文介绍了一种新的复用器重构算法，该算法减小了复用器在基于4输入查找表（4-LUT）FPGA体系结构中所占用的面积。基准测试结果表明复用器平均减少了17%，在一些设计中，4-LUT整体减少20%。

　　--- 2.1节阐述了复用器是如何由行为级VHDL[4]或Verilog[5]代码产生的，2.2和2.3节阐述复用器树和复用器总线在设计中是怎样生成的。2.4节说明这些结构怎样由4-LUT实现，阐述如何采用两个4-LUT有效实现一个4:1二进制复用器。

　　--- 第3节介绍了一种叫做压缩的新技术，该技术附加一些控制逻辑，将多个2:1复用器重新组合为有效的4:1复用器，从而减少了为总线上每一个比特位实现复用器所需要的4-LUT数量，所附加的控制逻辑代价由整个总线来分担。优化复用器总线是复用器重构算法的。

　　--- 4.1节阐述复用器重构算法如何构建设计中的复用器树总线。4.2节的重构方法用于执行4.3节中定义的均衡算法。均衡增加了由压缩生成的有效4:1复用器的数量。

　　--- 第5节总结了在Altera Quartus II集成综合中运行的整个算法。第6节列出了来自120个Altera真实用户设计实例的基准测试结果，测试表明面积减少超过20%，平均节省了4.2%。

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算法性能的关键在于寻找总线上出现的复用器数量。新的优化方法占用一定的逻辑，这些逻辑由总线进行分担，从而减少了总线上每个比特位所需的逻辑。

niuwa

哪里都有你在灌水啊，人才啊