使用Quartus II对Verilog HDL综合错误

101016 · 发表于 2020-10-19 10:49

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我使用Quartus II64-Bit Version 13.1.0 Build 162 Full Version对一个工程进行编译，但是综合阶段报错。
源码如下：
/*
该模块是将计数器32bit计数值通过一个Byte从低位依次传给mcu
*/
module Data_Out ( reset, Data_Ready, Counter_Data, Data_Update, Data_Bus );

input reset; //复位信号，低电平有效
input Data_Update; //MCU通过Data_Update通知FPGA可以更新Data_Bus
input [31:0] Counter_Data; //32bit计数器输出的计数值
output Data_Ready; //FPGA通知MCU已经更新Data_Bus
output [7:0] Data_Bus; //连接到MCU的数据总线。

reg [2:0] Data_Order; //控制数据总线更新的状态标志
wire [7:0] data0; //Counter_Data[7:0]
wire [7:0] data1; //Counter_Data[15:8]
wire [7:0] data2; //Counter_Data[23:16]
wire [7:0] data3; //Counter_Data[31:24]

/*将32bit数据Counter_Data分4个字节分别送给data0~data3*/
assign data0 = Counter_Data [7:0];
assign data1 = Counter_Data [15:8];
assign data2 = Counter_Data [23:16];
assign data3 = Counter_Data [31:24];

/*根据reset和Data_Update，更新Data_Order*/
always @( negedge reset or Data_Update )
begin
      if ( reset == 0 ) //reset有效，清零Data_Order。
         begin
         Data_Order <= 3'b000;
         end
      else if ( Data_Update == 1 ) //Data_Update为高电平，则对Data_Order 更新
         begin
         Data_Order  <= Data_Order + 3'b001;
         if ( Data_Order == 3'b100 ) //Data_Order 已经到达最后状态，更新到第一个状态
            begin
            Data_Order  <= 3'b001;
            end
         end
end

/*根据Data_Order的不同状态，对Data_Bus和Data_Ready更新*/
always @( Data_Order , data0, data1, data2, data3, Data_Update )
begin
      case ( Data_Order )
         3'b001: begin
            Data_Bus = data0;
   Data_Ready = 1'd1; //更新Data_Bus同时将Data_Ready拉高，通知MCU采样数据总线
                  end
         3'b010: begin
            Data_Bus = data1;
   Data_Ready = 1'd1; //更新Data_Bus同时将Data_Ready拉高，通知MCU采样数据总线
                  end
         3'b011: begin
            Data_Bus = data2;
   Data_Ready = 1'd1; //更新Data_Bus同时将Data_Ready拉高，通知MCU采样数据总线
                  end
         3'b100: begin
            Data_Bus = data3;
   Data_Ready = 1'd1; //更新Data_Bus同时将Data_Ready拉高，通知MCU采样数据总线
                  end
         default:  begin
            Data_Bus = 8'h00;
                  end
      endcase
      if ( Data_Update == 0 ) //Data_Update被MCU拉低后，Data_Ready也被清零
         begin
            Data_Ready = 1'd0;
         end
end

endmodule

在综合阶段出现错误：
Error (10137): Verilog HDL Procedural Assignment error at Data_Out.v(46): object "Data_Bus" on left-hand side of assignment must have a variable data type

请教高手对于这个问题应该如何处理能够解决？

shapeofyou888 · 发表于 2020-10-19 15:21

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