基于DDR2和DDR3的PCB信号完整性设计和注意事项解析

Avenger · 发表于 2020-9-30 17:35

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摘要

本文章主要涉及到对DDR2和DDR3在设计印制线路板（PCB）时，考虑信号完整性和电源完整性的设计事项，这些是具有相当大的挑战性的。文章重点是讨论在尽可能少的PCB层数，特别是4层板的情况下的相关技术，其中一些设计方法在以前已经成熟的使用过。

1. 介绍

目前，比较普遍使用中的DDR2的速度已经高达800 Mbps，甚至更高的速度，如1066 Mbps，而DDR3的速度已经高达1600 Mbps。对于如此高的速度，从PCB的设计角度来讲，要做到严格的时序匹配，以满足波形的完整性，这里有很多的因素需要考虑，所有的这些因素都是会互相影响的，但是，它们之间还是存在一些个性的，它们可以被分类为PCB叠层、阻抗、互联拓扑、时延匹配、串扰、电源完整性和时序，目前，有很多EDA工具可以对它们进行很好的计算和仿真，其中cadence allegro SI-230 和Ansoft’s HFSS使用的比较多。

表1： DDR2和DDR3要求比较

表1显示了DDR2和DDR3所具有的共有技术要求和专有的技术要求。

2. PCB的叠层（stackup）和阻抗

对于一块受PCB层数约束的基板（如4层板）来说，其所有的信号线只能走在TOP和BOTTOM层，中间的两层，其中一层为GND平面层，而另一层为 VDD 平面层，Vtt和Vref在VDD平面层布线。而当使用6层来走线时，设计一种专用拓扑结构变得更加容易，同时由于Power层和GND层的间距变小了，从而提高了PI。

互联通道的另一参数阻抗，在DDR2的设计时必须是恒定连续的，单端走线的阻抗匹配电阻50 Ohms必须被用到所有的单端信号上，且做到阻抗匹配，而对于差分信号，100 Ohms的终端阻抗匹配电阻必须被用到所有的差分信号终端，比如CLOCK和DQS信号。另外，所有的匹配电阻必须上拉到VTT，且保持50 Ohms，ODT的设置也必须保持在50 Ohms。

在 DDR3的设计时，单端信号的终端匹配电阻在40和60 Ohms之间可选择的被设计到ADDR/CMD/CNTRL信号线上，这已经被证明有很多的优点。而且，上拉到VTT的终端匹配电阻根据SI仿真的结果的走线阻抗，电阻值可能需要做出不同的选择，通常其电阻值在30-70 Ohms之间。而差分信号的阻抗匹配电阻始终在100 Ohms。

3. 互联通路拓扑

对于DDR2和DDR3，其中信号DQ、DM和DQS都是点对点的互联方式，所以不需要任何的拓扑结构，然而列外的是，在multi-rank DIMMs（Dual In Line Memory Modules）的设计中并不是这样的。在点对点的方式时，可以很容易的通过ODT的阻抗设置来做到阻抗匹配，从而实现其波形完整性。而对于 ADDR/CMD/CNTRL和一些时钟信号，它们都是需要多点互联的，所以需要选择一个合适的拓扑结构，图2列出了一些相关的拓扑结构，其中Fly- By拓扑结构是一种特殊的菊花链，它不需要很长的连线，甚至有时不需要短线（Stub）。

对于DDR3，这些所有的拓扑结构都是适用的，然而前提条件是走线要尽可能的短。Fly-By拓扑结构在处理噪声方面，具有很好的波形完整性，然而在一个4 层板上很难实现，需要6层板以上，而菊花链式拓扑结构在一个4层板上是容易实现的。另外，树形拓扑结构要求AB的长度和AC的长度非常接近（如图2）。考虑到波形的完整性，以及尽可能的提高分支的走线长度，同事又要满足板层的约束要求，在基于4层板的DDR3设计中，最合理的拓扑结构就是带有最少短线（Stub）的菊花链式拓扑结构。

对于DDR2-800，这所有的拓扑结构都适用，只是有少许的差别。然而，菊花链式拓扑结构被证明在SI方面是具有优势的。