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[Cadence Sigrity] 【Sigrity DDR4信号仿真问题】

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  • TA的每日心情
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    2020-12-22 15:09
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    [LV.4]偶尔看看III

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    1#
    发表于 2020-9-22 15:55 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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    用SystemSI跑DDR4信号仿真,输出结果看波形的时候,有Waveform,Eye Contour和BER,这三个看上去都是眼图,但是有什么区别?* J) b  n, }1 K
    还有个问题,如何在得出的波形上进行测量眼宽?
    5 I. f! }1 y5 }* F, L太难了
    / y- Q$ R  M: F0 Q4 q
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    [LV.8]以坛为家I

    推荐
    发表于 2020-9-22 17:58 | 只看该作者
    Waveform原始波形- I' L# H$ I) ]1 M, l: S
    Eye Contour眼图轮廓
    : C/ _( j6 ]% ]) P2 d, {, CBER误码率眼图

    点评

    谢谢阿杜大佬!  详情 回复 发表于 2020-9-22 18:55

    该用户从未签到

    2#
    发表于 2020-9-22 16:31 | 只看该作者
    信号不一样吧
  • TA的每日心情
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    2020-12-22 15:09
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    [LV.4]偶尔看看III

    4#
     楼主| 发表于 2020-9-22 18:55 | 只看该作者
    dzkcool 发表于 2020-9-22 17:58+ C2 o9 ~5 O) y! v+ y
    Waveform原始波形4 D  C! v4 R  k* U3 d$ Z. V% P
    Eye Contour眼图轮廓
    % Y0 k1 [# ^) ]( `* V# EBER误码率眼图
    1 P/ }- D7 m+ R: X9 S/ @
    谢谢阿杜大佬!
    - a* |7 _% E% l1 _
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    [LV.4]偶尔看看III

    5#
     楼主| 发表于 2020-9-23 11:02 | 只看该作者
    还有个问题,ODT模式选择的不对,Write模式下低电平会被拉高么?& s  @/ Q# W$ E1 q, D( z2 ?
    我仿真出来DDR4的Write模式,低电平都被抬到了0.55左右,如下图:
      B. u. G( n% E# h7 t# Y
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    [LV.8]以坛为家I

    6#
    发表于 2020-9-23 11:31 | 只看该作者
    ODT就是端接,会改变接收端信号幅度

    点评

    杜老师好,那判决电平的高低也会动态改变么?还是依旧是0.6为中心?  详情 回复 发表于 2020-9-23 14:08
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    [LV.4]偶尔看看III

    7#
     楼主| 发表于 2020-9-23 14:08 | 只看该作者
    dzkcool 发表于 2020-9-23 11:31
    ) P1 K+ U& r/ g4 z' YODT就是端接,会改变接收端信号幅度

    ) a+ Z0 a2 o$ W杜老师好,那判决电平的高低也会动态改变么?还是依旧是0.6为中心?$ J- C- K- p4 S/ {; ]/ V
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    [LV.4]偶尔看看III

    8#
     楼主| 发表于 2020-9-23 15:01 | 只看该作者

    8 i( H6 t) v& F) e9 d. i图片是DDR的规格书,里面这里说的是不是 VREF不是固定的,是由眼图中间最宽的点决定,这个具体由Ron和ODT设置决定高低电平?, n* k) e& }. _+ @

    2020-9-23 15-00-05.jpg (66.87 KB, 下载次数: 1)

    2020-9-23 15-00-05.jpg
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    [LV.8]以坛为家I

    9#
    发表于 2020-9-23 18:02 | 只看该作者
    DDR4的会动态改变
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