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[Cadence Sigrity] 【Sigrity DDR4信号仿真问题】

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    2020-12-22 15:09
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    [LV.4]偶尔看看III

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    1#
    发表于 2020-9-22 15:55 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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    用SystemSI跑DDR4信号仿真,输出结果看波形的时候,有Waveform,Eye Contour和BER,这三个看上去都是眼图,但是有什么区别?; h& U* G  m, F' Z7 M
    还有个问题,如何在得出的波形上进行测量眼宽?% ~* U/ Q: E+ W7 b, N
    太难了6 `- k4 |5 Y, U8 n6 H; F, ?
  • TA的每日心情
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    [LV.8]以坛为家I

    推荐
    发表于 2020-9-22 17:58 | 只看该作者
    Waveform原始波形/ O% y6 w( i, B$ ^) g+ e
    Eye Contour眼图轮廓
    6 `5 C+ z. P1 r' p4 vBER误码率眼图

    点评

    谢谢阿杜大佬!  详情 回复 发表于 2020-9-22 18:55

    该用户从未签到

    2#
    发表于 2020-9-22 16:31 | 只看该作者
    信号不一样吧
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    [LV.4]偶尔看看III

    4#
     楼主| 发表于 2020-9-22 18:55 | 只看该作者
    dzkcool 发表于 2020-9-22 17:58
    7 f' ?' k; L8 ^' R- `Waveform原始波形% U0 ~  I4 q6 k  F: ]. U
    Eye Contour眼图轮廓8 J- W4 S1 w) [( h
    BER误码率眼图

    ' T) T1 D4 ^  W2 ?1 P! m- R谢谢阿杜大佬!
    9 x% z& m" G# _0 t# O
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    [LV.4]偶尔看看III

    5#
     楼主| 发表于 2020-9-23 11:02 | 只看该作者
    还有个问题,ODT模式选择的不对,Write模式下低电平会被拉高么?
    / @& ^3 P  S4 H2 x. O我仿真出来DDR4的Write模式,低电平都被抬到了0.55左右,如下图:
    $ G$ `# A7 L4 q
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    [LV.8]以坛为家I

    6#
    发表于 2020-9-23 11:31 | 只看该作者
    ODT就是端接,会改变接收端信号幅度

    点评

    杜老师好,那判决电平的高低也会动态改变么?还是依旧是0.6为中心?  详情 回复 发表于 2020-9-23 14:08
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    7#
     楼主| 发表于 2020-9-23 14:08 | 只看该作者
    dzkcool 发表于 2020-9-23 11:31# {+ Y( K! Z5 M% ~: o
    ODT就是端接,会改变接收端信号幅度
    6 T4 i9 Y; F. c- l( A5 j# V/ K' u
    杜老师好,那判决电平的高低也会动态改变么?还是依旧是0.6为中心?
    / H$ [3 c2 I# n; w& X( P
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    8#
     楼主| 发表于 2020-9-23 15:01 | 只看该作者
    0 S$ @4 r! ^  I) s
    图片是DDR的规格书,里面这里说的是不是 VREF不是固定的,是由眼图中间最宽的点决定,这个具体由Ron和ODT设置决定高低电平?
    - b4 i$ e$ W/ e7 |) M+ s

    2020-9-23 15-00-05.jpg (66.87 KB, 下载次数: 0)

    2020-9-23 15-00-05.jpg
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    9#
    发表于 2020-9-23 18:02 | 只看该作者
    DDR4的会动态改变
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