基于FPGA的双口RAM与PCI9O52接口设计

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摘要：为了解决PCI9052和双口RAM之间读写时序不匹配的问题，本设计采用可编程器件来实现它们之间的接口电路。此电路可以使系统更加紧凑。逻辑部分采用有限状态机实现，使控制逻辑直观简单，提高了设计效率。

　　通过仿真工具ModelSim Se对该接口电路进行了验证，得出的仿真波形符合要求。

　　O 引言

　　IDT70V28L(双口RAM)的存取时间大于20ns，PCI9052工作于25MHz，其存取时间要大于双口RAM的存取时间。PCI9052是发起交易的主动者，相当于一个慢速器件访问快速器件，通过可编程器件，可以把PCI9052读写控制信号直接传递给IDT70V28L，完成时序的匹配。

　　为将PCI9052的局部逻辑转换为双口RAM的读写控制信号和地址信号，本设计采用了可编程器件来实现它们之间的接口逻辑电路。在可编程器件设计中，状态机的设计方法是应用广泛的设计方法之一。有限状态机是一种简单、结构清晰、设计灵活的方法，它易于建立、理解和维护，特别应用在具有大量状态转移和复杂时序控制的系统中，更显其优势。鉴于其优势，本设计采用了Verilog HDL描述的状态机来实现该接口的时序逻辑，并通过仿真工具验证了该设计的正确性。

　　1 PCI9052和双DRAM

　　1．1 PCI9052简介

　　PCI9052是PLX公司继PCI9050之后开发的低价位总线目标接口芯片，低功耗，符合PCI2．1规范，它的局部总线(LOCAL BUS)可以通过可编程设置为8／16／32位的(非)复用总线，数据传输率可达到132Mb／s。它的主要功能和特性如下：

　　(1)异步操作。PCI9052的Local Bus与PCI总线的时钟相互独立运行，两总线的异步运行方便了高、低速设备的兼容。Local Bus的运行时钟频率范围为0～40MHz，TTL电平；PCI的运行时钟频率范围0～33MHz。

　　(2)可编程的局部总线配置。PCI9052支持8位、16位或32位Local Bus，它们可以是复用或非复用。PCI9052有4个字节允许(LBE[3：0]#)信号，26条地址线(LA[27：2])，乖和32位、16位、8位数据线(LAD[3l：0])。

　　(3)直接从(目标)数据传送模式。PCI9052支持从PCI总线到Local Bus的猝发存储器映射空间的传送和I／O访问。读和写FIFO允许在PCI和局部总线之间的高性能猝发。PCI总线被允许猝发，这样Local Bus能被设置成猝发或持续单周期。

　　(4)4个局部片选。PCI9052提供4个片选，每个片选的基地址和范围被编程成独立的由SEEPROM或主机。

　　(5)5个局部地址空间。每个局部地址空间的基地址和范围被由SEEPROM或主机编程成的。

3 V. w8 H8 ^6 u

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PCI9052是发起交易的主动者，相当于一个慢速器件访问快速器件，通过可编程器件，可以把PCI9052读写控制信号直接传递给IDT70V28L，完成时序的匹配。

雷北城

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