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EDA365电子论坛网»电子社区 › 研发技术版块 › 硬件设计讨论 › pcie1.0/2.0/3.0的refclk时钟频率
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pcie1.0/2.0/3.0的refclk时钟频率

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huo_xing

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1#
发表于 2020-9-11 09:17 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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x
如题，目前在做一个案子，需要用pcie switch扩外设。但是外设从pcie1.0到pcie3.0都有，cpu给的refclk只有一路，通过buff后估计也只有一种时钟。哪位大神了解pcie1.0~3.0的参考时钟频率是否都是100M？* U0 q: @4 {6 c0 L3 {

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momokoko
  • TA的每日心情
    奋斗
    2020-3-27 15:01

    • 签到天数: 1 天

    [LV.1]初来乍到
    2#
    发表于 2020-9-11 10:28 | 只看该作者
    是的。如果你的外设有额外要求，可能是其他频率时钟，比如125M，156.25M，具体看手册。The nominal single-ended swing for each clock is 0 V to 0.7 V and a nominal frequency of 100 MHz ±300 PPM.

    点评

    huo_xing
    额外要求先不考虑，现在想知道的是从pcie1.0到3.0是否默认时钟都是100M。 我看到pcie规范中写这个参考时钟只是用来给tx/rx做时钟恢复用的。现在有个想法，直接把每个pcie外设提供一个100M的时钟晶振，这样不是更简  详情 回复 发表于 2020-9-14 09:50

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    huo_xing

    该用户从未签到
    3#
     楼主| 发表于 2020-9-14 09:50 | 只看该作者
    momokoko 发表于 2020-9-11 10:287 b  E' M9 T3 y2 N# o5 U2 H  E  }
    是的。如果你的外设有额外要求，可能是其他频率时钟，比如125M，156.25M，具体看手册。The nominal single- ...
    / [" G# n  |' ]) Y- E
    额外要求先不考虑，现在想知道的是从pcie1.0到3.0是否默认时钟都是100M。$ U7 U; K" P/ V2 \" \, |+ M
    我看到pcie规范中写这个参考时钟只是用来给tx/rx做时钟恢复用的。现在有个想法，直接把每个pcie外设提供一个100M的时钟晶振，这样不是更简单。不知道是否可行。& A4 W9 L. V2 G

    - |# ^* ~: E; q- y
    ( z* c" K$ `4 H( w& I+ Y. d

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    gabbana0529

    该用户从未签到
    4#
    发表于 2020-9-24 17:12 | 只看该作者
    用pcie clock buffer. 最便宜. 业界作法

    点评

    huo_xing
    实际应用只要1扩2，clk buffer也不一定便宜。我看了几颗buffer都需要配一个100M的晶振，这样看来还不如直接在两个外设上分别用一个100M的晶振。布线也方便。 现在问题是，pcie host提供的时钟是不是都是100M。  详情 回复 发表于 2020-9-29 11:28

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    随风飘远
  • TA的每日心情
    开心
    2023-7-4 15:39

    • 签到天数: 528 天

    [LV.9]以坛为家II
    5#
    发表于 2020-9-25 15:21 | 只看该作者
    用时钟芯片吗

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    huo_xing

    该用户从未签到
    6#
     楼主| 发表于 2020-9-29 11:28 | 只看该作者
    gabbana0529 发表于 2020-9-24 17:12& g/ {. J' ?, V  o* Q' x
    用pcie clock buffer. 最便宜. 业界作法
    + l* M' R2 w1 F
    实际应用只要1扩2，clk buffer也不一定便宜。我看了几颗buffer都需要配一个100M的晶振，这样看来还不如直接在两个外设上分别用一个100M的晶振。布线也方便。% s4 s3 |+ r: r$ z. ?' X4 E
    现在问题是，pcie host提供的时钟是不是都是100M。
    ( A1 Z, ~' V0 ^! O6 c7 Z3 Q$ @
    8 o6 j* d1 b, a2 S/ K2 ]+ U# k: O9 C$ W; C/ p+ |

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    startostar
    两个晶振不同步吧  详情 回复 发表于 2020-9-29 14:44

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    gabbana0529

    该用户从未签到
    7#
    发表于 2020-9-29 12:04 | 只看该作者
    pcie clock不管几代是100Mhz. 这个讯号是differential pair. 对jitter跟位准都有嚴苛要求，應該只有clock gen跟buffer两种选择. 务必确认是pcie compliant. 另外就是你看看cpu有没有专门两路pcie ref clock输出。蛮多都会有至少两路。3 a- m/ k2 d' b  D7 b0 ]* [$ ]; P1 t
    没听过配100M晶振的buffer. 上面没有这个脚位. 只有clock gen会配25M晶振. buffer输入也是100Mhz differential pair.( C! Y# y: t2 J( G7 Q

    点评

    kdc252626658
    说的对  发表于 2021-8-30 20:10
    huo_xing
    好的，谢谢。知道了refclk是100M就好办了。 目前cpu输出的pcie只有一路，我们需要加pcie switch。refclk没有多余的。  详情 回复 发表于 2020-9-29 13:25

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    huo_xing

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    8#
     楼主| 发表于 2020-9-29 13:25 | 只看该作者
    gabbana0529 发表于 2020-9-29 12:04
    4 T4 k% T; I5 Z7 I$ n& Zpcie clock不管几代是100Mhz. 这个讯号是differential pair. 对jitter跟位准都有嚴苛要求，應該只有clock g ...

    # [6 x5 {& _" V, K# c, ]$ Y好的，谢谢。知道了refclk是100M就好办了。# J2 Q: P% ?$ m8 I3 y8 T: {
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    目前cpu输出的pcie只有一路，我们需要加pcie switch。refclk没有多余的。( i0 e/ J. `* R* L; f% B
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    1 D: S6 E- o+ |+ E8 _5 [

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    startostar
  • TA的每日心情
    开心
    2021-2-25 15:13

    • 签到天数: 22 天

    [LV.4]偶尔看看III
    9#
    发表于 2020-9-29 14:44 | 只看该作者
    huo_xing 发表于 2020-9-29 11:28
    ) `% f0 y* E2 d' p实际应用只要1扩2，clk buffer也不一定便宜。我看了几颗buffer都需要配一个100M的晶振，这样看来还不如直 ...

    ; e* z1 R: V! O" f- E两个晶振不同步吧4 _; w/ x, r, X0 K5 w7 J  G

    点评

    huo_xing
    这个本来就不需要同步功能。refclk的功能是给device恢复时钟用的。 可以去看所有的pcie外设定义，都会有CLKREQ#这个信号，是用来向host申请时钟用的。如果device本地有这个时钟，就不需要外部时钟了。  详情 回复 发表于 2020-9-29 15:03

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    huo_xing

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    10#
     楼主| 发表于 2020-9-29 15:03 | 只看该作者
    startostar 发表于 2020-9-29 14:44
    3 o" Z& i4 c5 o  R& ~两个晶振不同步吧
    & r" g) F! ]' C$ I$ u
    这个本来就不需要同步功能。refclk的功能是给device恢复时钟用的。; A0 l: @4 i- K% {
    可以去看所有的pcie外设定义，都会有CLKREQ#这个信号，是用来向host申请时钟用的。如果device本地有这个时钟，就不需要外部时钟了。
    ) A" H# R6 @% G& ?
    5 F/ n: v. U$ c
    * x% O  L. Q/ ~4 Z

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    t123456
  • TA的每日心情
    开心
    2025-7-16 15:05

    • 签到天数: 1157 天

    [LV.10]以坛为家III
    11#
    发表于 2020-10-5 06:19 | 只看该作者
    谢谢分享

    “来自电巢APP”

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    canatto

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    12#
    发表于 2020-10-6 18:30 来自手机 | 只看该作者
    Pcie可以跨时钟域，所以可以设备各自用自己的refclk. 但一般情况，在同一块PCB上，就共用同一个时钟buffer出来的refclk，多块PCB的话，就自配refclk。refclk也不一定非100MHz不可，常见到FPGA带以太网的就和pcie共用一个125MHz时钟。

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    LZX_123

    该用户从未签到
    13#
    发表于 2020-10-6 23:29 | 只看该作者
    huo_xing 发表于 2020-09-29 15:03:47
    , A' N" a: }# W$ C2 {! f[quote]startostar 发表于 2020-9-29 14:44% r6 K+ r) t3 T) R: _  S$ D
    两个晶振不同步吧

    + c9 f$ A" H4 }& e: q这个本来就不需要同步功能。refclk的功能是给device恢复时钟用的。$ @4 q# @4 m# o$ n4 `4 R
    可以去看所有的pcie外设定义，都会有CLKREQ#这个信号，是用来向host申请时钟用的。如果device本地有这个时钟，就不需要外部时钟了。3 \0 [0 U% U" P- Z1 ]( W0 i
    8 t, W$ {  ?. j; g$ B
    " C' e! d3 \2 n( R7 b8 V; Z" V
    [/quote]! n2 R  o' Z1 Q+ i0 O3 J
    ) W6 ^& T2 m9 ?2 j5 ], f
    你用的平台没要求时钟同源吗？
    ! z* W; b6 ]; W* q9 _- n" S" f$ ~

    “来自电巢APP”

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    Li_charles
  • TA的每日心情
    开心
    2022-10-31 15:08

    • 签到天数: 393 天

    [LV.9]以坛为家II
    14#
    发表于 2020-10-9 10:36 | 只看该作者
    refclk都是100MHZ

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