找回密码
 注册
查看: 7443|回复: 21
打印 上一主题 下一主题

pcie1.0/2.0/3.0的refclk时钟频率

[复制链接]

该用户从未签到

跳转到指定楼层
1#
发表于 2020-9-11 09:17 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

EDA365欢迎您登录!

您需要 登录 才可以下载或查看,没有帐号?注册

x
如题,目前在做一个案子,需要用pcie switch扩外设。但是外设从pcie1.0到pcie3.0都有,cpu给的refclk只有一路,通过buff后估计也只有一种时钟。哪位大神了解pcie1.0~3.0的参考时钟频率是否都是100M?
2 f" D( U% h  g1 s  h% l8 {' e
  • TA的每日心情
    奋斗
    2020-3-27 15:01
  • 签到天数: 1 天

    [LV.1]初来乍到

    2#
    发表于 2020-9-11 10:28 | 只看该作者
    是的。如果你的外设有额外要求,可能是其他频率时钟,比如125M,156.25M,具体看手册。The nominal single-ended swing for each clock is 0 V to 0.7 V and a nominal frequency of 100 MHz ±300 PPM.

    点评

    额外要求先不考虑,现在想知道的是从pcie1.0到3.0是否默认时钟都是100M。 我看到pcie规范中写这个参考时钟只是用来给tx/rx做时钟恢复用的。现在有个想法,直接把每个pcie外设提供一个100M的时钟晶振,这样不是更简  详情 回复 发表于 2020-9-14 09:50

    该用户从未签到

    3#
     楼主| 发表于 2020-9-14 09:50 | 只看该作者
    momokoko 发表于 2020-9-11 10:28# U! V& x, P+ L( s
    是的。如果你的外设有额外要求,可能是其他频率时钟,比如125M,156.25M,具体看手册。The nominal single- ...

    ; W- U3 D4 c; P$ s* f4 g$ C额外要求先不考虑,现在想知道的是从pcie1.0到3.0是否默认时钟都是100M。& D' G7 `8 a5 f- g) z- ]
    我看到pcie规范中写这个参考时钟只是用来给tx/rx做时钟恢复用的。现在有个想法,直接把每个pcie外设提供一个100M的时钟晶振,这样不是更简单。不知道是否可行。
    . w( S3 Z! l7 x& Q( Q. r7 D: |/ p  F

    * A1 s8 y( b1 b0 w7 f7 T$ X

    该用户从未签到

    4#
    发表于 2020-9-24 17:12 | 只看该作者
    用pcie clock buffer. 最便宜. 业界作法

    点评

    实际应用只要1扩2,clk buffer也不一定便宜。我看了几颗buffer都需要配一个100M的晶振,这样看来还不如直接在两个外设上分别用一个100M的晶振。布线也方便。 现在问题是,pcie host提供的时钟是不是都是100M。  详情 回复 发表于 2020-9-29 11:28
  • TA的每日心情
    开心
    2023-7-4 15:39
  • 签到天数: 528 天

    [LV.9]以坛为家II

    5#
    发表于 2020-9-25 15:21 | 只看该作者
    用时钟芯片吗

    该用户从未签到

    6#
     楼主| 发表于 2020-9-29 11:28 | 只看该作者
    gabbana0529 发表于 2020-9-24 17:12
    3 j4 H' Q, g8 v% c! O  f. T7 V- q0 k( C用pcie clock buffer. 最便宜. 业界作法

    8 o& G# ^% h: G3 f实际应用只要1扩2,clk buffer也不一定便宜。我看了几颗buffer都需要配一个100M的晶振,这样看来还不如直接在两个外设上分别用一个100M的晶振。布线也方便。
    , E& x( j% q2 s+ B8 P3 i$ S$ ?6 z现在问题是,pcie host提供的时钟是不是都是100M。5 N: N9 T1 n4 w
    / A) }, J2 @$ @/ z( S  H+ ^- r

    ( {0 h7 g/ [9 {" ~7 Z8 C5 e! s' r

    点评

    两个晶振不同步吧  详情 回复 发表于 2020-9-29 14:44

    该用户从未签到

    7#
    发表于 2020-9-29 12:04 | 只看该作者
    pcie clock不管几代是100Mhz. 这个讯号是differential pair. 对jitter跟位准都有嚴苛要求,應該只有clock gen跟buffer两种选择. 务必确认是pcie compliant. 另外就是你看看cpu有没有专门两路pcie ref clock输出。蛮多都会有至少两路。, L- Q" N4 g, ^
    没听过配100M晶振的buffer. 上面没有这个脚位. 只有clock gen会配25M晶振. buffer输入也是100Mhz differential pair., `% D) t7 d+ o( ^, D1 @9 K* x( g/ X0 K

    点评

    说的对  发表于 2021-8-30 20:10
    好的,谢谢。知道了refclk是100M就好办了。 目前cpu输出的pcie只有一路,我们需要加pcie switch。refclk没有多余的。  详情 回复 发表于 2020-9-29 13:25

    该用户从未签到

    8#
     楼主| 发表于 2020-9-29 13:25 | 只看该作者
    gabbana0529 发表于 2020-9-29 12:04
    $ C+ d( R8 u% }! ]pcie clock不管几代是100Mhz. 这个讯号是differential pair. 对jitter跟位准都有嚴苛要求,應該只有clock g ...
    8 n  B0 Y: q+ k+ H8 \
    好的,谢谢。知道了refclk是100M就好办了。
    . g3 G, Z; R- N, i
    # x! p3 s+ F& y4 O7 G目前cpu输出的pcie只有一路,我们需要加pcie switch。refclk没有多余的。: v" X+ |$ S' C6 h
    7 m/ |; p: W" `2 ?

    " g* F6 U# o2 D4 N* M2 T: b
  • TA的每日心情
    开心
    2021-2-25 15:13
  • 签到天数: 22 天

    [LV.4]偶尔看看III

    9#
    发表于 2020-9-29 14:44 | 只看该作者
    huo_xing 发表于 2020-9-29 11:28
    ) o& l9 ^4 ^) Y! ~# I4 J3 G2 P实际应用只要1扩2,clk buffer也不一定便宜。我看了几颗buffer都需要配一个100M的晶振,这样看来还不如直 ...

    3 E8 `2 p( [( w( P& |两个晶振不同步吧/ m1 r, b5 r; w6 Y

    点评

    这个本来就不需要同步功能。refclk的功能是给device恢复时钟用的。 可以去看所有的pcie外设定义,都会有CLKREQ#这个信号,是用来向host申请时钟用的。如果device本地有这个时钟,就不需要外部时钟了。  详情 回复 发表于 2020-9-29 15:03

    该用户从未签到

    10#
     楼主| 发表于 2020-9-29 15:03 | 只看该作者
    startostar 发表于 2020-9-29 14:44
    9 ]; B7 R5 O; r, z/ }8 y1 q  X) @6 P两个晶振不同步吧

      s7 k% Z" V; a这个本来就不需要同步功能。refclk的功能是给device恢复时钟用的。, A0 l$ ]2 B0 C5 N  |
    可以去看所有的pcie外设定义,都会有CLKREQ#这个信号,是用来向host申请时钟用的。如果device本地有这个时钟,就不需要外部时钟了。% |& G8 I. k5 C

    6 O; @" X: v1 }
    1 W# B+ s  S3 X# Y+ ~2 F: o! P
  • TA的每日心情
    开心
    2025-5-28 15:36
  • 签到天数: 1112 天

    [LV.10]以坛为家III

    11#
    发表于 2020-10-5 06:19 | 只看该作者
    谢谢分享

    “来自电巢APP”

    该用户从未签到

    12#
    发表于 2020-10-6 18:30 来自手机 | 只看该作者
    Pcie可以跨时钟域,所以可以设备各自用自己的refclk. 但一般情况,在同一块PCB上,就共用同一个时钟buffer出来的refclk,多块PCB的话,就自配refclk。refclk也不一定非100MHz不可,常见到FPGA带以太网的就和pcie共用一个125MHz时钟。

    该用户从未签到

    13#
    发表于 2020-10-6 23:29 | 只看该作者
    huo_xing 发表于 2020-09-29 15:03:47/ l: ]. X- S6 M0 |0 S3 P
    [quote]startostar 发表于 2020-9-29 14:448 {. @$ y2 J9 x6 k
    两个晶振不同步吧

    2 E$ H. Z8 b" z' P* g' d这个本来就不需要同步功能。refclk的功能是给device恢复时钟用的。
    / @6 S% }# h1 w0 X: T可以去看所有的pcie外设定义,都会有CLKREQ#这个信号,是用来向host申请时钟用的。如果device本地有这个时钟,就不需要外部时钟了。
    % W) L# F6 T) k1 e( t( x1 \
    ) `7 c% B+ B9 l* P- H* Q6 b* `+ G. K0 W0 O4 Y
    [/quote]
    4 {6 f0 Q& B" e
    4 d: H" m  _3 U9 l: r' T你用的平台没要求时钟同源吗?8 t8 c4 M: `7 n  J

    “来自电巢APP”

  • TA的每日心情
    开心
    2022-10-31 15:08
  • 签到天数: 393 天

    [LV.9]以坛为家II

    14#
    发表于 2020-10-9 10:36 | 只看该作者
    refclk都是100MHZ
    您需要登录后才可以回帖 登录 | 注册

    本版积分规则

    关闭

    推荐内容上一条 /1 下一条

    EDA365公众号

    关于我们|手机版|EDA365电子论坛网 ( 粤ICP备18020198号-1 )

    GMT+8, 2025-5-29 09:26 , Processed in 0.093750 second(s), 31 queries , Gzip On.

    深圳市墨知创新科技有限公司

    地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

    快速回复 返回顶部 返回列表