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pcie1.0/2.0/3.0的refclk时钟频率

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1#
发表于 2020-9-11 09:17 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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如题,目前在做一个案子,需要用pcie switch扩外设。但是外设从pcie1.0到pcie3.0都有,cpu给的refclk只有一路,通过buff后估计也只有一种时钟。哪位大神了解pcie1.0~3.0的参考时钟频率是否都是100M?
3 ^# f; d7 C8 O2 s
  • TA的每日心情
    奋斗
    2020-3-27 15:01
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    [LV.1]初来乍到

    2#
    发表于 2020-9-11 10:28 | 只看该作者
    是的。如果你的外设有额外要求,可能是其他频率时钟,比如125M,156.25M,具体看手册。The nominal single-ended swing for each clock is 0 V to 0.7 V and a nominal frequency of 100 MHz ±300 PPM.

    点评

    额外要求先不考虑,现在想知道的是从pcie1.0到3.0是否默认时钟都是100M。 我看到pcie规范中写这个参考时钟只是用来给tx/rx做时钟恢复用的。现在有个想法,直接把每个pcie外设提供一个100M的时钟晶振,这样不是更简  详情 回复 发表于 2020-9-14 09:50

    该用户从未签到

    3#
     楼主| 发表于 2020-9-14 09:50 | 只看该作者
    momokoko 发表于 2020-9-11 10:28
    # a/ q, l5 m5 l2 i5 W是的。如果你的外设有额外要求,可能是其他频率时钟,比如125M,156.25M,具体看手册。The nominal single- ...
    4 n* S' |) a) {/ X
    额外要求先不考虑,现在想知道的是从pcie1.0到3.0是否默认时钟都是100M。
    ; W9 T$ |/ v* o% W% A3 D& M/ X我看到pcie规范中写这个参考时钟只是用来给tx/rx做时钟恢复用的。现在有个想法,直接把每个pcie外设提供一个100M的时钟晶振,这样不是更简单。不知道是否可行。0 D- Z  {( S9 d

    + \; ^- }7 `) s* k/ c' |; i; o
    . n6 _) R3 K$ @" A! m

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    4#
    发表于 2020-9-24 17:12 | 只看该作者
    用pcie clock buffer. 最便宜. 业界作法

    点评

    实际应用只要1扩2,clk buffer也不一定便宜。我看了几颗buffer都需要配一个100M的晶振,这样看来还不如直接在两个外设上分别用一个100M的晶振。布线也方便。 现在问题是,pcie host提供的时钟是不是都是100M。  详情 回复 发表于 2020-9-29 11:28
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    2023-7-4 15:39
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    [LV.9]以坛为家II

    5#
    发表于 2020-9-25 15:21 | 只看该作者
    用时钟芯片吗

    该用户从未签到

    6#
     楼主| 发表于 2020-9-29 11:28 | 只看该作者
    gabbana0529 发表于 2020-9-24 17:12" H& S4 z/ O7 k% c3 z2 {5 ~7 |
    用pcie clock buffer. 最便宜. 业界作法
    : _) a7 Z1 g) o6 H
    实际应用只要1扩2,clk buffer也不一定便宜。我看了几颗buffer都需要配一个100M的晶振,这样看来还不如直接在两个外设上分别用一个100M的晶振。布线也方便。. t; y( J2 n+ u  r! D
    现在问题是,pcie host提供的时钟是不是都是100M。  ]2 k6 ?# [6 r
    ) `: L* S" [: K$ p- E+ R3 b! T

    8 H0 \# `( D$ J. {3 }

    点评

    两个晶振不同步吧  详情 回复 发表于 2020-9-29 14:44

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    7#
    发表于 2020-9-29 12:04 | 只看该作者
    pcie clock不管几代是100Mhz. 这个讯号是differential pair. 对jitter跟位准都有嚴苛要求,應該只有clock gen跟buffer两种选择. 务必确认是pcie compliant. 另外就是你看看cpu有没有专门两路pcie ref clock输出。蛮多都会有至少两路。$ J+ s2 O: h$ J4 Z% P6 ?
    没听过配100M晶振的buffer. 上面没有这个脚位. 只有clock gen会配25M晶振. buffer输入也是100Mhz differential pair.6 h* G6 a) s- _

    点评

    说的对  发表于 2021-8-30 20:10
    好的,谢谢。知道了refclk是100M就好办了。 目前cpu输出的pcie只有一路,我们需要加pcie switch。refclk没有多余的。  详情 回复 发表于 2020-9-29 13:25

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    8#
     楼主| 发表于 2020-9-29 13:25 | 只看该作者
    gabbana0529 发表于 2020-9-29 12:04
    : r6 ^: P9 d6 p5 C% bpcie clock不管几代是100Mhz. 这个讯号是differential pair. 对jitter跟位准都有嚴苛要求,應該只有clock g ...

    - ]5 z3 [+ B$ w9 v好的,谢谢。知道了refclk是100M就好办了。2 W6 |" R, e) b8 o5 P1 }% K

    ; X4 |7 U/ r! A( u" ^" c' ^目前cpu输出的pcie只有一路,我们需要加pcie switch。refclk没有多余的。8 k" h8 m! \! e) k7 _+ n$ ?$ S+ V

    5 T/ W" l5 |) K& ^4 n( Z, H0 s/ j# _2 S
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    2021-2-25 15:13
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    [LV.4]偶尔看看III

    9#
    发表于 2020-9-29 14:44 | 只看该作者
    huo_xing 发表于 2020-9-29 11:280 `3 `% O: l9 G) t( V
    实际应用只要1扩2,clk buffer也不一定便宜。我看了几颗buffer都需要配一个100M的晶振,这样看来还不如直 ...
    6 ]7 m9 S3 D2 S
    两个晶振不同步吧+ l. L7 B3 Z& [" h2 s" E$ |+ u

    点评

    这个本来就不需要同步功能。refclk的功能是给device恢复时钟用的。 可以去看所有的pcie外设定义,都会有CLKREQ#这个信号,是用来向host申请时钟用的。如果device本地有这个时钟,就不需要外部时钟了。  详情 回复 发表于 2020-9-29 15:03

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    10#
     楼主| 发表于 2020-9-29 15:03 | 只看该作者
    startostar 发表于 2020-9-29 14:44  T% u4 Q; _4 `( k7 P: \, O! P
    两个晶振不同步吧
    ! P  a, }3 P" s  s3 v- Z
    这个本来就不需要同步功能。refclk的功能是给device恢复时钟用的。
    * ^( E# N# l. A2 x8 b/ d( M- F可以去看所有的pcie外设定义,都会有CLKREQ#这个信号,是用来向host申请时钟用的。如果device本地有这个时钟,就不需要外部时钟了。
    ; H6 |' R% }4 t$ O$ J8 [1 m4 @+ T2 W' ]% g7 V% ?

    % `8 P5 L. e+ Y0 {3 f% _) X: K
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    2025-5-29 15:28
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    [LV.10]以坛为家III

    11#
    发表于 2020-10-5 06:19 | 只看该作者
    谢谢分享

    “来自电巢APP”

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    12#
    发表于 2020-10-6 18:30 来自手机 | 只看该作者
    Pcie可以跨时钟域,所以可以设备各自用自己的refclk. 但一般情况,在同一块PCB上,就共用同一个时钟buffer出来的refclk,多块PCB的话,就自配refclk。refclk也不一定非100MHz不可,常见到FPGA带以太网的就和pcie共用一个125MHz时钟。

    该用户从未签到

    13#
    发表于 2020-10-6 23:29 | 只看该作者
    huo_xing 发表于 2020-09-29 15:03:472 J& q5 r0 }& g- {+ R" `' T
    [quote]startostar 发表于 2020-9-29 14:44
    0 N  q4 N4 N' M, T: [两个晶振不同步吧

    $ Q& ?) G! A: w* z0 V& H这个本来就不需要同步功能。refclk的功能是给device恢复时钟用的。) G  U8 k/ i6 r& g* V
    可以去看所有的pcie外设定义,都会有CLKREQ#这个信号,是用来向host申请时钟用的。如果device本地有这个时钟,就不需要外部时钟了。
    : X0 z) F# q2 D+ ~2 a; v; v1 A  e; y7 ^& o0 b8 O9 m7 O1 y2 ^9 y% A

    " i1 x; U0 e0 u, B( L! L6 T[/quote]  z. f$ i% M- Z4 G/ b# K; z
    0 t: F+ y; q- q7 p
    你用的平台没要求时钟同源吗?
    ; V  {, ]& Q( U+ P$ E2 ^: B4 k( W  `

    “来自电巢APP”

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    开心
    2022-10-31 15:08
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    14#
    发表于 2020-10-9 10:36 | 只看该作者
    refclk都是100MHZ
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