[NAND Flash] 2D到3D的发展

Zjianeng

作为DRAM领域绝对的霸主，三星在3D NAND上也持续发力，V-NAND基本上每年都会迭代。而且在3D NAND上面还会借鉴DRAM的某些神秘工艺。

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2D变3D

通过上面几张图简单了解一下2D NAND是如何演变为3D NAND的。① 2D NAND Structure② 2D NAND中间拉伸，分为两段③ 把2D NAND折起来④ 把2D NAND竖起来⑤ 把竖起来的结构排成排就是3D NAND
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千层糕(3D NAND)

6 K# q! L5 K2 [* N7 R上一章只是帮助大家理解2D→3D的结构是如何演变与过渡的。实际上3D NAND的制作过程其实也很简单，总结下来就两个关键步骤——打洞和填坑。不过在打洞和填坑之前，需要先做千层糕(叠层结构)。下面将以三星48L V-NAND为例，简单介绍3D NAND的制作过程。

# p6 K- V- A8 x  |关于叠层需要补充说明的是，V-NAND是Channel First工艺，意思就是Control Gate(W)后做，叠层是SiN/SiO/SiN/SiO...而BiCS是Gate First工艺，叠层是SiO/W/SiO/W/SiO/W...不过等等，为什么是54层，不是48层吗？这是因为上下各有3层Dummy

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打洞(刻蚀)

0 _) H, ]. d6 h  I6 @- ?9 p, G千层糕叠好之后，就要开始打洞了。打洞(刻蚀)的工艺有以下几点需要考虑。1. 无论是V-NAND的SiN/SiO，还是BiCS的SiO/W，刻蚀的时候可能均需要切换气体。同时，因为后面还要填充，刻蚀的时候要同时考虑侧壁的均匀性以及Over Etching的问题2. Channel Hole的平均直径只有100nm，深度却有3.8μm，深宽比高达40左右。而现在已经大规模量产的9XL 3D NAND深宽比可能会超过60。而如此细长的Channel Hole，非常容易打歪...

3. 出于排列密度最大化的考虑，Channel Hole肯定是越圆越好，同时以类似蜂窝状的方式排列。不过干法刻蚀虽然号称均匀性好，但也不能避免靠近上表面的地方比底部宽(CD: top 120nm/bottom 72nm)。另外，Channel Hole Top面的位置其实还蛮圆的，但越靠下面就越不圆了

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填坑(沉积)

' r: w( c& }' F" g1 I- ?洞打好之后就可以开始填坑(沉积)了。

Channel Hole的填充材料简单来说有5层：SiO/A-Poly/SiO/SiN/SiO，每一层都非常薄，必须用ALD来做。Channel Hole里面的ONO(SiO/SiN/SiO)层是用来存储电荷的(Charge Trap)。电荷存储层做好之后需要切开，即把Channel Hole Group隔开，同时也为Control Gate(CG)的沉积做好准备。切开后先把之前的SiN夹层吃掉，然后用W塞满，这些平行的W即是WL(CG)；然后用SiO把这些WL们挡住，再填上W作为CSL(common source line)。具体过程如下图。

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超越100层！

其实3D NAND从首次公布至今，除了层数上的增加，材料体系和其结构本身也在不断的变化。努力的目标无非是：更好的利用空间、更快的读写速度、更大的吞吐量以及更好的数据可靠性。篇幅有限不再赘述。而3D NAND存在的意义其实就在下图中(结尾点个题)。3D 32L与2D 1Znm的存储密度已非常接近，而到3D 48L则全面超越2D 1Znm。最新的3D NAND已经做到128L QLC，单die容量预计将超过1Tb.

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增强型 vs 耗尽型

BiCS: Toshiba/WDC；TCAT(V-NAND): Samsung
增强型(enhancement)：erased cell对应的Vth>0V耗尽型(depletion)：erased cell对应的Vth<0V

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刻蚀的时候可能需要切换气体