pipeline的写法

haidaowang

0 P" T5 B8 n9 Q2 b
引言

之前，我们介绍了数字设计中一些基本组合逻辑的写法（常用数字集成电路设计模块集锦分享）以及状态机的写法（你知道状态机的四种写法都是什么吗？），本小节我们通过一个小实验来熟悉一下pipeline的写法。

在多数的资料和教课书中提到pipeline时，大多只是解释概念，很少介绍其具体RTL实现的，给人一种高达上的感觉。有的资料中会提到具体写法，但大多采用pipe_ready、pipe_hold信号来控制流水线的暂停和继续。

那种写法在流水线较简单时还比较容易，一旦流水线变得复杂，尤其是有些stage还包含子流水线时，pipe_ready/pipe_hold的逻辑就变得很杂乱，以致容易出错。本小节我们介绍另外一种写法，将valid/ready协议和pipeline结合在一起。

关于valid/ready协议，我们之前已经介绍过了，请参考（关于AXI协议）。

将每个stage都解耦合，认为是独立的逻辑单元，所有stage只和自己的上一级和下一级交互，并且采用valid/ready握手协议进一步解耦合。这样设计的pipeline，不仅界限清晰，而且接口简单，耦合度低。便于以后的扩展，debug起来也很容易定位问题。

" i. Y0 a5 w7 f" ?8 {% e1，代码清单

下面我们设计一个3级全流水模块，采用上述思路进行编码。

, z2 H) a  t, B& _) S

pipeline.v：

( C& H6 o% A) I6 P5 U4 l. j
8 C) E  j0 L7 {7 t1 ]1 m4 K

• 
  
  4 m' Q. V7 f( B' j/*
  
• 
  
  * pipeline example
  6 j% q$ I! \% E$ U1 H: N
• 
  
  + a5 {8 P3 V' |( J* Rill 2015-05-11
  
• 
  7 S: t6 X9 v" |/ f0 x
    m$ }( i# M. n% }+ p*/
  , t( L3 ^2 E9 L0 ]. U
• 
  $ G. D! u; Z9 n! |3 Y8 u% x
  - t% j0 e' p& Z. E1 V2 E4 M; h4 Y, J
  
• 
  
  
  
• 
  
  % h# o* ?. W' I) O" mmodule Mpipeline
  
• 
  7 Y0 @( U+ Y: b" ^3 M
  (
  3 n2 ?. W8 W9 r3 E
• 
  * L7 }  d& K) F4 o
  # c& [, r) a/ J: J' S# S/ P4 n        input clk,
  
• 
  
  * o2 w$ ~, ]( _8 _+ T0 ?7 O3 a        input rst_n,
  * `1 Z3 F. q0 q0 U5 B& g+ Q
• 
  9 ~! N; d  k0 J+ ^# R' ?) |& c* D
  , ]  P# q1 d" @# G
  ; z. l9 a9 M% p1 C' Y1 J
• 
  0 G; t. t! p) s9 }
          input en_i,
  
• 
  2 d  y+ s# v( x6 x
  2 N* ]6 m8 R. L9 s, H; C! w        input [7:0] data_i,
  " j* z$ ^! n# d+ v" b
• 
  
  ) {" t1 |4 y# C9 a3 R+ ?+ h8 N
  
• 
  9 t" X3 {; J5 \6 |) N
    J* x+ {, W. A) W4 a5 E0 C& r8 ^        output en_o,
  
• 
  ! [- V- v/ s9 O4 s3 h* B5 s
          output [7:0] data_o,
  
• 
  & S- D) ]% s1 Z
  
  9 ]" j5 \: ]' E: ]1 `; ]# {- i
• 
  ( K4 P# R7 {( T
  3 d1 w* k! Q# p7 X6 z: D5 F        output idle
  7 Z7 N* |* o( Q) _) G
• 
  - K$ `) ^! P3 X7 @
  );
  " ?: v5 U" H+ d8 r1 b) V
• 
  ! B4 X9 ~" W+ G! q. U% F3 A
  
  ! m0 \1 Z6 F9 X- j. R2 y1 L
• 
  
          wire rdy_pb2pa;
  2 ~1 E0 [' k$ G; X
• 
  8 a" ]) Y) `5 Q- [8 x2 {
    T4 W8 q& ?' g# j- l. E  r9 O$ |  A        wire vld_pa2pb;
  
• 
  
  - }& o* ^+ p0 G  ?        wire [7:0] data_pa2pb;
  
• 
  : k$ U% j% T8 \' ~
  
  
• 
  
          wire rdy_pc2pb;
  + P# y" k( R7 ]$ J. K4 \5 S
• 
  ; w% \& U7 _# e& W; B% n
          wire vld_pb2pc;
  ' ^+ E( Q' s0 l5 H+ V7 L, q' K5 f
• 
  : [* M- `3 R6 \1 [5 Q" e1 x
          wire [7:0] data_pb2pc;
  
• 
  
  
  
• 
  
  
  
• 
  7 `! r2 z1 _( K5 s+ x  e( h
  6 o  s; y) r3 B6 S3 }0 {        wire rdy_pa;
  2 C+ V' A7 r0 O2 ^
• 
  
  
  
• 
  
          Mpa pa
  
• 
  
          (
  
• 
  & ]* z0 d' I7 O  y2 d% m0 k
          .clk (clk),
  3 y. y$ ~& p! K/ q4 i* v" ~+ J
• 
  + w' s; v, K: l: c; p% [
          .rst_n (rst_n),
  % H3 H- I$ {) e" x/ {- |
• 
  ! o0 R7 D: h6 \0 x) D+ J' o
          .valid_i (en_i),
  
• 
  $ W8 C" U5 E* |" \6 ~( _
  $ z2 @7 p4 i9 E) J- p        .data_i (data_i),
  
• 
  
  1 k3 a. `1 {3 Q+ ^        .ready_i (rdy_pb2pa),
  
• 
  : \$ g; U0 V, T! S4 k6 u- U
          .ready_o (rdy_pa),
  
• 
  8 q. Z, K- D! w7 X4 H, q" t) p
          .valid_o (vld_pa2pb),
  
• 
  
  2 ?$ ]' d7 |  T) A        .data_o (data_pa2pb)        
  ; {! A+ F0 Z: g
• 
  2 P1 L" ^% I: p. s# `2 `4 {
  . d. L6 U- c( m' b        );
  # l( j# o5 z6 {
• 
  8 Z/ x! K9 n3 f
  + }* O" _, m# i5 c0 D
  
• 
  
  ) x# I2 n* d! ~! z$ ^' ?: b( Z        Mpb pb
  ( G& I8 S- N. Y* y1 k6 e$ L" b
• 
  * ?( s- I" J+ [! ^, T
  % e& L/ Z" U! G) i  d, j        (
  
• 
  
  " w! {1 o  D: E/ T+ h        .clk (clk),
  
• 
  
          .rst_n (rst_n),
  $ x0 }  a  A) A$ X8 u: ~" e
• 
  6 L6 J0 \  {+ N( Z4 d4 ~$ ?' B
  2 J" W  _( K& G1 A5 R        .valid_i (vld_pa2pb),
  
• 
  # z0 l! N2 F/ E) _0 Z; R) k, I! G
          .data_i (data_pa2pb),
  
• 
  * g$ X% z3 C5 `+ Z
          .ready_i (rdy_pc2pb),
  
• 
  ' R* ?3 d4 g/ j8 d5 {
  + u, o! u, h: j; e$ H$ m& [( P( N* e        .ready_o (rdy_pb2pa),
  
• 
  
          .valid_o (vld_pb2pc),
  
• 
  / m4 ~8 x% e* ^' D5 X; ]0 Z
          .data_o (data_pb2pc)        
  
• 
  
          );
  6 Y: M5 H2 Y6 q$ ^, N
• 
  ' v4 H- m0 W$ P0 T' Z  i
  ' [  A5 _' j, q4 N
  , e+ Q% o! f/ O
• 
    j& n& `6 Q( m* h- ]2 L
          Mpc pc
  ( T; S# }8 K- x& n! X
• 
  9 m9 p. ~  [2 g# P# y
          (
  
• 
  3 i- W6 H( z. [  S0 T2 [. {, [1 @$ [- A
          .clk (clk),
  
• 
  
  4 b- `7 D8 u$ j( ^        .rst_n (rst_n),
  " R) i1 w( f; }5 v3 [
• 
  
          .valid_i (vld_pb2pc),
  : Y0 W/ |+ u! d. p# n# s
• 
  ( s5 P$ c2 p9 S( F# T# G/ O; P
  8 g- O$ n9 ^, u        .data_i (data_pb2pc),
  
• 
  
  ' \. U2 |' o- ?. d+ {        .ready_i (1'b1),
  
• 
  $ |: y. |5 ~) A& H% U2 o  [, G+ ?
          .ready_o (rdy_pc2pb),
  
• 
    D3 ?' R5 L% |4 T3 [3 d2 A  `
  ' x; l* n" ?6 S- Y1 c        .valid_o (en_o),
  2 ?+ m9 m- Z- T4 N
• 
  4 f8 K" W4 J6 K0 U/ \" }* m
  5 T# j7 ~( @% G; V. U+ ~/ I- |: B        .data_o (data_o)        
  
• 
    |0 o) I7 l3 V- L
          );
  # \1 \2 x: e9 p. s
• 
  
  % _. I& r8 m) B5 x" L
  
• 
  7 V7 Z) m- Q1 k: N$ b
  5 e, l+ M. I4 j% d! N   assign idle = ~vld_pa2pb & ~vld_pb2pc & ~en_o;
  7 @$ S1 A4 O7 \' v4 @
• 
  
  
  : d2 A3 C: f  k( Z
• 
  
  0 p5 H+ o; D( [( H; X3 Qendmodule
  7 g/ _# b, N" F
• 
  , r$ A. Y$ Y2 @) K; C
  5 a+ J- E3 j- R, I9 G
  6 F; i- t  C/ v( ~* M" R8 n' I
• 
  
    w! k; R8 o3 Y1 g4 U" d* P; Bmodule Mpa
  & A/ c- M  |9 U* q
• 
  . o3 U  i& F" w
  (
  
• 
  
  8 P5 y2 H+ u$ Z' a; Y7 |" `        input clk,
  
• 
    y# M% f' H& ?7 r* E% ?8 n6 K
          input rst_n,
  5 d. y2 m; G1 p6 W) Q4 q- Z$ [
• 
  7 |" X  U; j) C9 D+ U' p
  
  1 t4 g5 M7 x# i+ S  A
• 
  
  4 i$ f9 p0 U. r        input                         valid_i, //from pre-stage
  7 u' N6 B0 E( D; ?. K2 w
• 
  : G+ _3 ^9 N2 h# |' O3 [
  7 g+ g( `) r# P4 S        input [7:0]         data_i, //from pre-stage
  
• 
  5 y! h) v/ q. u+ G) o3 r2 [; O! o# q
  & _0 r+ A9 a0 A        input                         ready_i, //from post-stage
  
• 
  0 C1 F) e8 y0 t7 [! ^
  - G1 b$ c) [3 h8 j0 X- ^( ]% \
  
• 
  
  5 m$ o& @0 G0 w# ]( q, g        output                         ready_o,//to pre-stage
  ! a2 f3 l! M6 p! H
• 
  
  
  ! o3 O$ F- O3 M" ]$ ~( v
• 
  
          output                         valid_o, //to post-stage
  % y. \# ]) B) K  j6 y, \' J5 z; @  |8 _& g
• 
  
  3 K; A6 F9 j0 e        output [7:0]        data_o //to post-stage
  / E* F' I2 P2 |& j, d% w* F7 P2 \
• 
  " @' D& Y1 E- X& a9 ~! n6 t
  + R# A! y& W8 N' ^' i9 @);
    Z- }7 v# q! L$ _
• 
  5 ^- D- y+ P& d+ Y) Z, @
  
  , F' e7 t  R! A7 i9 ]3 {
• 
  
          reg                 valid_o_r;
  ( `5 _2 o- p1 w6 @
• 
  
          reg [7:0]         data_o_r;
  
• 
  + |4 {9 m( Q/ d4 s4 ?5 K
  
  ( q" R# b/ b" p0 ~
• 
  2 i( n; n# H5 o' W$ ~
          wire [7:0]        calc;
  ( s  Y. [6 ]4 @5 K' X8 Y/ R4 f
• 
  ( D" z& \0 E6 X( Y3 U9 ]4 V
  
  2 H: C( z: [  P6 Y* y8 q, k
• 
  4 E  o! J4 c' q
          assign calc = data_i + 1'b1;
  " e; N7 o6 N: T% |3 m) j5 O
• 
  
  
  
• 
  , @. Q* y6 T- S# P
          always @(posedge clk)
  - y4 W1 b% y( U/ S. j6 [
• 
  7 _1 h% w8 j/ E" {7 J; P* V; t$ O
  ! |1 T3 i! x% u6 u# i5 [* j                if(~rst_n)
  
• 
  
                          valid_o_r <= 1'b0;
  - a4 N6 u+ }7 j. q: F* b6 [% e
• 
  
  : D, O7 c# q' [5 j& q& B- ^                else if(valid_i)
  9 @0 u  Y4 K# Y% r0 Z( J2 d
• 
  0 m6 M* L6 `  A1 K$ y) I, g. j+ J+ x; W
  # t; r/ L, N8 y: j                        valid_o_r <= 1'b1;
  
• 
  % l, R0 e9 x" m2 W4 v( t
                  else if(~valid_i)
  # g$ ]+ D6 d& R: I# A+ |9 ?
• 
  
  . X0 ^- d+ Y8 E9 K4 c. ^' l8 n                        valid_o_r <= 1'b0;
  
• 
  $ ]* I/ y9 n/ p) _5 S
  " v7 s- H6 M+ |. F* P) G7 `
  ( h( F" _2 D2 J, B7 @" g% u
• 
  / Y1 A  ]+ _5 k9 B+ M) o8 u4 v
          always @(posedge clk)
  5 I  d2 Y3 z5 A; g6 O2 X
• 
  
                  if(~rst_n)
  $ d& V' P! k, z6 q. G
• 
  
                          data_o_r <= 8'b0;
  ; ^0 a7 g% O; T8 i3 ?
• 
  " b/ O) v; m  ]2 c4 L
                  else if(valid_i)
  
• 
  % R- Y. q& r! y7 c  V
                          data_o_r <= calc;
  
• 
  
  5 v; h4 V; t, b6 h: T- Z
  ' J9 j1 \; [7 ^: {+ N/ _
• 
  ! d7 o4 v" u! i1 }/ ]
  6 W! A0 f  E' S! V/ Y& M        assign ready_o = ready_i;
  5 E* M. a5 P& F& w# e& A
• 
  
  6 F7 Z/ Y* @/ n/ c3 V4 Q        assign valid_o = valid_o_r;
  
• 
  + f& m  C% M0 _2 {' ^
  ; A& l7 V  E  y4 V9 C8 O3 @- g        assign data_o = data_o_r;
    y+ ]1 }6 |" @# y
• 
  ( w% L; i. F0 z, o+ a
  endmodule
  
• 
  5 r8 B. ~# B% [9 |8 e6 j/ t5 o
  5 O/ \+ ?$ m) E4 `3 ?
  ' s  k1 e8 _+ I
• 
  ! `( P6 x  a* a, n$ O5 L* u
  
  " q# M( E- v! {! O; I* T
• 
  1 i6 r- j" x5 S3 I3 B, }% i) i+ V+ i) e
  module Mpb
  
• 
  % }0 e0 M) ?$ }) P; q3 p9 p
  ! I" g3 S+ V; `  I( N4 g# v6 @(
  
• 
  
          input clk,
  " O+ A: ?+ K1 e  k7 f2 I$ K% b, q7 V
• 
  
  - F( R+ |8 U7 I/ u% ~6 ~        input rst_n,
  
• 
  3 K# l8 S3 u4 H: H
  
  
• 
  ( ?& g: l# ~- a
  3 u2 K" F; H" i        input                         valid_i, //from pre-stage
  
• 
  0 f. m8 _. x5 D# e. E
  8 H: Y, o( k* ^2 @, M9 y$ x( I        input [7:0]         data_i, //from pre-stage
  6 I1 F' x9 L, I
• 
  0 r3 ]. a& F9 ?- V8 c# t4 J. X
          input                         ready_i, //from post-stage
  5 T; D, Y3 j& \3 l
• 
  ( M  o1 u" n% k
  
  / w, h0 ^' W  {; P! g. z% H4 e1 k
• 
  
  ( H/ D6 R0 i3 Q- c  `1 r        output                         ready_o,//to pre-stage
  " [" I. b% R+ Y5 Y
• 
  
  
  / {7 Q, C! I7 w6 p) m- f) ]" \% d3 T
• 
  , f; g) a% W9 _/ r; m8 S
  3 r; d1 E8 i- U9 _/ ]7 r        output                         valid_o, //to post-stage
  ) `* p0 u+ @/ o
• 
  7 ^, v: t" F( ~# G, M2 n* [5 B
          output [7:0]        data_o //to post-stage
  
• 
  
  );
  1 h* A5 b0 a) K, j% K' {
• 
  
  
  
• 
  : ]0 x7 i4 I8 q" y) j
  8 ]4 F3 S, D1 v" v        reg                 valid_o_r;
  " K5 G4 |! T/ O% c+ ~' n
• 
    S: z9 S' h0 ?6 }8 a% W
  3 }5 Z# h. w3 Q4 }        reg [7:0]         data_o_r;
  & b! D* R6 d1 a0 V
• 
  ! B! m: F, s" |
  * z3 X8 t) R* {* u6 o
  
• 
  * s% N& e. l: E! V; j7 T
  : P$ \% l, a4 K/ w        wire [7:0]        calc;
  
• 
  
  ) P! g3 O1 C# x- w
  4 \+ U4 L; k$ Q; E0 Q2 i0 i, l
• 
  
          assign calc = data_i << 1'b1;
  
• 
  ' _8 x) v. |$ h/ @8 E) c
  
  
• 
  + J/ y9 x; P3 P2 R! d- {
          always @(posedge clk)
  
• 
  
                  if(~rst_n)
  5 ^; b% m# T9 d, X! X
• 
  ; M4 U7 ^+ ]; F% b
  9 ?! D& P, C: g" [                        valid_o_r <= 1'b0;
  
• 
  
                  else if(valid_i)
  ! Y0 e0 Z" Q9 v' C# J# U
• 
  , D- `& V! _& B' X4 Q3 G& k6 f. r
  % d- e  L. P: K; `9 {7 i8 t( B                        valid_o_r <= 1'b1;
  4 ~" g- r5 ]9 r! \  ^0 d
• 
  
  ; `5 o" N' G' W                else if(~valid_i)
  
• 
  
  9 r8 P0 J6 ]; T. x0 n. Z7 Z                        valid_o_r <= 1'b0;
  . T" i4 X& T7 @9 P+ {
• 
  
  7 M1 l; ~) Y) ?& `2 u; q' |* A
  
• 
  # Z5 K6 w+ K/ N; S
  ' i. d8 c3 X2 {- d; |) e        always @(posedge clk)
  
• 
  
                  if(~rst_n)
  
• 
  3 r/ |; g! _6 L8 I) J* T- }( a
                          data_o_r <= 8'b0;
  
• 
  
  ! S) i2 M$ }% h0 K                else if(valid_i)
  3 G0 O, M! j! @4 L" k: f6 G
• 
  # x5 ~3 t6 U  @5 t! R1 B4 n: l; [
                          data_o_r <= calc;
  5 Q. B* H4 C+ W1 O9 B
• 
  
  
  1 b/ u# ~' d( n- `, O+ N. S4 j
• 
  + k8 o1 Q/ i3 T- S3 @: `
  4 i7 d! ?' L! p) T) O        assign ready_o = ready_i;
  
• 
  
  * O" m2 o0 w4 i5 B; P2 @        assign valid_o = valid_o_r;
  
• 
  
          assign data_o = data_o_r;
  
• 
  
  endmodule
  $ u) G, S; J& c# ?( E
• 
  
  
  , |1 V" ^* r! c, j9 K
• 
  0 M+ Q& a  E4 J' \' \$ u& {. g5 R
  module Mpc
  
• 
  
  (
  
• 
    r" U: F9 M: j0 A/ W& A6 b
          input clk,
  
• 
  
  ) H/ ?3 e! t9 T        input rst_n,
  
• 
  5 D- c- [6 j. k/ s8 G5 F8 z5 _
  
  ) A3 s6 K1 @9 D$ q5 ?, h" ]
• 
  
          input                         valid_i, //from pre-stage
  
• 
  
  , l% {$ z$ F$ I/ Z# |3 C        input [7:0]         data_i, //from pre-stage
  3 ]: R6 {7 c- B  X7 Z  t
• 
  
  9 Z, V, Z% L% m        input                         ready_i, //from post-stage
  % Z' y/ w2 u& X# B% I/ B
• 
  
  8 \# L$ ~) w0 F, W  N3 I- U9 c6 i+ T1 X
  , W  V- R8 D/ n; r' {) d
• 
  
  0 z& e7 u8 g- U2 B3 d- D- Z% Y        output                         ready_o,//to pre-stage
  
• 
  $ ?! z$ t2 [6 g$ S
  
    g0 t  D, Y; [# Y3 d( d
• 
  ! u! U/ s& F2 M  y) W
          output                         valid_o, //to post-stage
  
• 
  9 Z- {  w0 A$ _1 F6 s
          output [7:0]        data_o //to post-stage
  % v0 a/ C. b- k$ q
• 
  ! M" S7 ^; L/ B/ C
  );
  
• 
  
  
  
• 
  
  * t1 S& z( E$ a3 _; L' G        reg                 valid_o_r;
  - z6 `& N1 ]2 B" x
• 
  ' J: q; G, m# C1 n2 z+ q& l
          reg [7:0]         data_o_r;
  
• 
  
  
    D7 G# x9 L4 G# f$ M/ g
• 
  
          wire [7:0]        calc;
  # I2 T( R2 n/ J) \
• 
  
  3 ^$ H: c3 Z, o- I6 w4 z
  ' Q5 T1 i5 B3 M4 F+ t
• 
  
  . \5 T2 F! i+ Z0 {1 O0 Q  U+ G9 {        assign calc = data_i - 1'b1;
  . l' ]3 e* {) y& l3 U0 K
• 
  - k  h0 i- P0 Q+ d* N8 t
  8 J# l; \: |8 ?- r2 o
  * K. D7 z" a( X/ |& g- T, t
• 
  ) h4 a: ^9 k% ]. `# M
          always @(posedge clk)
  
• 
  
                  if(~rst_n)
  
• 
  0 B# a. w- A4 ~$ [- t
                          valid_o_r <= 1'b0;
  
• 
  
  + v; _& O. v% R  B# [4 F! |                else if(valid_i)
  
• 
  
                          valid_o_r <= 1'b1;
  - s3 O5 t# u, E) K
• 
    q+ F1 [0 k4 h, C
  9 h( M) S5 Y5 J5 J                else if(~valid_i)
  ; S6 |6 `0 P! K9 [# X+ l
• 
  
  5 \- F5 w) m" _- Z- Y9 M! c3 J; n                        valid_o_r <= 1'b0;
  
• 
  
  
  
• 
  $ f" V4 T! E5 }! z- F% }
  " k  |0 u% u. w; E        always @(posedge clk)
  
• 
  $ t2 @2 W% ~( ^7 y$ R3 c/ S
                  if(~rst_n)
  
• 
  
                          data_o_r <= 8'b0;
  
• 
  
                  else if(valid_i)
  ! @+ `$ x  ~* w
• 
  
  3 W% c5 a. N- t" V6 W) I- t& @1 [9 R                        data_o_r <= calc;
  * J+ D7 I; L9 n( K
• 
  & n% Z6 _5 S, l$ ~$ z- ?' q
  4 l# k- y/ Z1 b7 w5 a8 c8 z
  
• 
    Y  }" ^' Y) h% p- I3 N
          assign ready_o = ready_i;
  1 w5 e$ V4 k$ v1 c
• 
  4 ^+ y" M6 c$ O6 H5 s
  " N! H% {- d1 @- n: z4 a$ D        assign valid_o = valid_o_r;
  1 a6 s! H# D. z3 v  f
• 
  ; ]) H6 s, B+ P; d9 w, @) i
          assign data_o = data_o_r;
  
• 
  # p0 k7 t9 q$ u
  ! E6 S# g% F2 aendmodule
  - {% w6 L; F, T( q$ o
  ( _# O: D9 `. y6 A0 G3 k4 g

9 m' o& w  T6 x) W

tb.v:

% o, J- {" \9 _- [: t

• 
    Y5 R6 ?. X7 B4 v( j
  /*
  
• 
  & |& s8 H9 d. [( c4 u5 e' Q
  ; ?  |1 ^; o  d2 C3 W- B* pipeline example
  ; i( a, U% b! B
• 
  6 m" a! D( X* H* V; p. Z
  * Rill 2015-05-11
  % f& |% V# j* Z5 O3 G# r
• 
  3 P2 C8 U! L% D% Z2 I. Y7 v, ^
  0 v% r1 W$ r3 Q6 f2 x8 \*/
  
• 
  9 \& W' P, N9 Q& p$ X1 p
  " h$ Z2 H% M+ z* I4 Z9 J
  
• 
  
  module Ttb;
  $ h4 @! \: Q" K% ~4 `+ S7 \
• 
  # V# R( Z( Y. M  S6 D
  / b( ?2 K+ t& W5 L! q9 R        reg clk;
  
• 
  $ m# F$ E8 G2 }, }" @# D
  " e9 W0 R4 G4 Z& E0 j) k9 b6 f- t        reg rst_n;
  
• 
  
  ( C5 s+ I; _: P        reg en_i_r;
  # m" q# k9 ~7 H, P
• 
  $ b" o% w( N* d' e7 s9 r- a
  ; e' K: l4 w, m0 a        reg [7:0] data_i_r;
  
• 
  
  
  0 l* q4 Y# y3 j" ~: w: J
• 
    B- L! a1 G' n$ p6 e
          wire en_o;
  6 ]  b3 [6 s+ d9 i4 n
• 
  0 z3 c2 L& e, ~/ x
          wire [7:0] data_o;
  
• 
  
          wire idle;
  
• 
  
  
  6 X8 _: U8 w8 H) a' u
• 
  
  , u1 h6 A5 F& L$ @" P/ K        Mpipeline pipeline
  7 Y" R5 e9 V) V7 Q# M1 d
• 
  9 y: F: |: h' R2 Y* f
  ) X# \. M3 Q* ?  ?8 X& ?$ x        (
  ; }; I. t/ y0 U! U: [) A6 e; Z/ q" X
• 
  2 D7 w/ ?. v- i. p; o
  # \$ T) J7 j) V7 _1 g# I1 ^& i        .clk (clk),
  
• 
  
          .rst_n (rst_n),
  7 [/ G" h% T* ?# M5 w5 I( A) z" Q
• 
  % d$ R0 z3 z0 N: m9 K, l/ p
  3 k) w, k: C' [3 {. i        .en_i (en_i_r),
  
• 
  & p, z0 b3 |7 R
  0 d" D" v& k5 Q( u8 n3 U% b        .data_i (data_i_r),
  * L( j' l8 m) K* k+ A/ X, J  s7 y
• 
  , d; z" K; o8 _
          .en_o (en_o),
  7 g" A: U- @  H/ L
• 
  
          .data_o (data_o),
  6 H" b# R" ]% |" J) D
• 
  & D/ V5 Q/ A+ s/ L9 R
          .idle (idle)
  
• 
  2 h, p, l( W; [
  . w6 E3 Z2 z/ T* v5 J3 k( h        );
  * J. e8 x- u, I
• 
  1 ~& Q" x" y, O
  
  
• 
  7 T! r3 r, A; Q2 U
          initial
  
• 
  & }# m# p# w$ \% a! ~
                  begin
  % X- |" a" A+ _! t0 E
• 
  * k/ T( v$ h0 i. V4 ?* R* x
  - c2 D) M! u3 L2 D  M! q                        clk = 1'b0;
  
• 
  4 N# y% i) _9 K9 x# z0 S
  & q  y+ K5 T2 @" w$ H  ]                        rst_n = 1'b0;
  
• 
  $ L3 [! t% [6 @1 _) _- Q9 j* g
  * S- h8 h5 g' n                        en_i_r = 1'b0;
  3 H2 Q; A& C; t: s7 m' c" Q( ?
• 
  7 @1 J7 J+ C' k6 D" d6 a
  2 |8 K  x) m0 A6 w6 }. z                        data_i_r = 8'b0;
  
• 
  - v( w. Y% \% |
  
  
• 
  
                          fork
  4 W& r/ [& I8 U: x# Q/ c
• 
  
  ' z5 V; A; j& X                                forever #5 clk = ~clk;
  
• 
  
  * ]- V4 w* c5 o* t' [- \# C) h                        join_none
  
• 
  
  
  4 Q% W1 K  I3 L. o7 \
• 
  " L3 B( l* q  c! m6 l  d% I/ U
                          repeat(10) @(posedge clk);
  
• 
  ' P0 V+ c. C3 s/ ~
  # R- B8 k4 F# B. l                        rst_n = 1'b1;
  0 m2 k+ F' \) E7 b' M( [
• 
  ! h/ @5 R7 T; j. |
                          repeat(10) @(posedge clk);
  
• 
  
  ( Q9 b' l" j& z7 `4 _' \
  / q+ S8 M% |/ \/ `/ h3 B
• 
  
                          @(posedge clk);
  ) o6 g3 ~8 i8 m, e( _- V3 [3 C
• 
  
                          en_i_r <= 1'b1;
  
• 
  8 r! Z& W9 l9 m5 F5 T
                          data_i_r <= 8'h1;
  
• 
  
                          
  , i# F* v& G& P* n+ i8 M6 u
• 
  
                          @(posedge clk);
  
• 
  
  . ^. J+ d. o; ~( E0 {* V+ F                        en_i_r <= 1'b1;
  # Z& Y" G+ s9 u" O
• 
  " \. r+ {( P5 A$ ^5 I# a
  3 r% F4 z0 d/ S# D3 O# p                        data_i_r <= 8'h2;
  
• 
  
  " R. B( S4 U( f% c# j" Y, F                        
  ) O7 E% V" u, G( z
• 
  
  , a, A0 B7 r3 Z                        @(posedge clk);
  
• 
  / X, L3 W3 A$ u* e, O' y; C' f- d/ W
                          en_i_r <= 1'b1;
  
• 
  5 z# W4 `& E" X6 e) P/ K! j( j
                          data_i_r <= 8'h3;
  6 _: O3 s+ W4 `. H+ I9 @: z
• 
  4 o: ^# x. X8 _
  ' o$ z( K/ Z3 h                        
  
• 
  
                          @(posedge clk);
  
• 
  1 c" B7 c" s! o" q
                          en_i_r <= 1'b1;
  
• 
  
  ! D2 e2 V. I: T3 {  ^% m4 E1 i                        data_i_r <= 8'h4;
  
• 
  
  / D5 m7 \) g6 j! }# |- q+ ]6 u
  - R: h/ z+ @/ m6 o1 y
• 
  % X7 A' y1 W3 }9 Q% a/ a$ N. m' p
    S5 P+ l$ E% J2 ^* h6 o- f                        @(posedge clk);
  
• 
  
                          en_i_r <= 1'b0;
  
• 
  9 C- N7 S" d1 S4 D* O+ c/ T
  $ w" ~) S, u/ ~                        data_i_r <= 8'h0;
  
• 
  5 [) z7 e  B1 l8 H- h* d
                          repeat(10) @(posedge clk);
  
• 
  
  2 ~0 ~- N! L2 ]3 }4 F# y                        $finish();
  5 W7 t7 v4 z4 V+ y, _
• 
  % V! S, a, ^6 P1 |
                  end
  5 Z) j. \" f- q
• 
  ) ~0 B; S# Z  c
  endmodule
  
• 
  5 Z3 N/ U3 A/ u
  
  
  

' ~9 x9 Z! {( l

7 o- C8 `2 y4 G/ n2，脚本
8 [: J4 j4 ~3 Z4 M

pp.sh

6 P7 r: M$ {1 ]. X2 g3 E& _

• 
  - ?5 ]& U4 T. ~- V& Z% s6 b
  #! /bin/bash
  
• 
  9 h2 x& L$ `6 Y, Y# W3 F
  7 \/ s( ~6 y# A/ R2 g8 b: V
  
• 
  
  % E+ A* w- @- l" O5 f1 I2 U& h
  
• 
  
  0 o; s- f7 [4 Z/ p- e#
  & O8 P9 A0 w- Y' Z! w+ j
• 
  
  # pp.sh
  4 S$ n' l4 S8 {
• 
  
  5 l- ?& K0 H0 }" ]7 U9 a+ l# usage: ./pp.sh c/w/r
  2 X) i. }/ K, U1 P
• 
  
  # Rill create 2014-09-03
  - d" [: S2 x% Y: e8 C$ k
• 
  
  ) |4 Z0 Q# H8 @$ U/ X1 k# R#
  5 Y3 C4 A; @; J) b2 r
• 
  
  3 ?3 o, `9 Q2 _9 p8 H8 X
  5 N3 S6 w2 \5 N0 [
• 
  ; g- A' \( P7 N3 p
  - W, _" ~. {) A! o
  2 U1 P$ Y5 N/ l0 V
• 
  
  4 V7 p) C9 L$ n! D. XTOP_MODULE=Ttb
  ) E; z8 @; S+ m0 w0 ~6 ?; N
• 
  , t( U& M% v8 }/ x8 M
  # u4 ~8 C3 y4 Q( D. c3 J
  
• 
  7 }  I! S' Q  T2 m1 k; n( I7 q
  - P; o# s+ a, g6 e0 x/ ^& lexport SRC_DIR=$(pwd)
  
• 
  
  6 j$ A' Y8 f, @tcl_file=run.tcl
  
• 
  6 H" M; J' u9 K+ p; B5 t
  
  
• 
  ! V# w: G) I- F! y: y& D
  if [ $# != 1 ];then
  
• 
  
  ; Y) r( }6 b; Y. r( ~echo "args must be c/w/r"
  ( F! e# V# [" O0 ]
• 
  ; s% a* h6 }# t  D! q
  exit 0
  ' ]4 w9 D3 s! t
• 
  , d0 |2 X2 Q! ~& a" b
  : }# |' z0 I, B# E% F8 _fi
  0 @  d: ^$ g+ M
• 
  
  % P- b, G) ~) `& I( s1 k$ N" j$ R4 |
  
• 
  , W/ t% U: i) `3 V4 J2 z$ Y& s
  " |* G1 u3 _( J: k8 xif [ $1 == "c" ]; then
  
• 
  
  6 Y! D- P, B, W$ [6 S) U0 E( g  Vecho "compile lib..."
  
• 
  1 V, t# d( v% G) J' U, V
  ncvlog -f ./vflist -sv -update -LINEDEBUG;
  
• 
  # h* i3 n2 A: e/ W% J2 a
  ncelab -delay_mode zero -access +rwc -timescale 1ns/10ps ${TOP_MODULE}
  
• 
  / E+ p4 s, W# I3 d' Z
  2 m" e7 d% b) Kexit 0
    c, i8 V! C) L0 a. i. k, G+ t* v
• 
  ; h4 b. j: C: L& M# e+ E2 _6 }
  fi
  
• 
  3 J- R' e  K" w2 W
  
  
• 
  
  
  1 W5 }* _+ \0 Y2 W
• 
  
  if [ -e ${tcl_file} ];then
  ; d+ C$ Q4 e8 b4 f6 C! {. }% s; w
• 
  ! A( N5 F" e: _! P/ D' d, y
  ( U; N: j' T% Q* m6 arm ${tcl_file} -f
  ! `8 @' v8 g1 g# m
• 
  ) @# g5 e! n8 ]4 g4 Y& y9 `+ w
  fi
  2 u2 M9 w+ U9 c) p; I* r
• 
  
  touch ${tcl_file}
  / ]" v( _+ ~" s- N6 N. v
• 
  
  
  
• 
  : Y  B+ w( T* a8 ]  p  p, f( Z
  if [ $1 == "w" ];then
    R# I# s. e% t) a. F3 j* K9 H
• 
  
  echo "open wave..."
  
• 
  
  echo "database -open waves -into waves.shm -default;" >> ${tcl_file}
  
• 
  
  3 g  ^1 }! c9 a; ]# U- mecho "probe -shm -variable -all -depth all;" >> ${tcl_file}
  
• 
  4 N8 I$ L/ X* }/ ?. _! G# w7 U
  echo "run" >> ${tcl_file}
  
• 
  . q& J. T* D" S
  echo "exit" >> ${tcl_file}
  
• 
  
  : M& |- R1 m* d+ G; @' Tfi
  
• 
  
  2 _% N( {% r+ A7 E/ G* N( w. ^
  
• 
  
  if [ $1 == "w" -o $1 == "r" ];then
  7 y( E( R) y  t4 X
• 
  0 ~% o3 |8 s& b) }5 G; _6 K! d
  echo "sim start..."
  - |1 h% ~! b  v
• 
  1 z0 o* K! e' |4 g5 x; n
  ncsim  ${TOP_MODULE} -input ${tcl_file}
  ( k4 J! A, A7 g( ?  h9 s' e
• 
  ! w) d, t* ^8 U, U) Q7 K7 Q
  * o/ t6 K/ _8 z7 \( \2 k$ xfi
  ! r  w& n' X0 M8 N4 }4 Y
• 
  0 l/ I% s7 s9 t/ z
  
  
• 
  / B0 ~, {5 ~7 W' }/ r9 H9 b6 d
  ' r& ]! Q7 `7 Z! v# O  {. L/ |echo "$(date) sim done!"
  ' `$ c3 v  T8 I; E1 X
  - |& Q4 g: y/ ~4 Z" `

" M  h: f- U3 ~  q" m! u$ ^- j4 Z! W* ?

vflist:

! S3 r; R4 N* @* l; U% v

• 
  4 F" \, w1 }" n1 n$ }+ n
  - p0 Z3 _1 p( S. d7 C" j/ D! I7 H-incdir ${SRC_DIR}
  
• 
  ! M; W- M: V8 T4 |  \
  * Y6 M# ?! v- w5 q) y8 t' j) t
  
• 
  
  / m, s( i' O* r) G/ l* I${SRC_DIR}/pipeline.v
  
• 
  0 X: d( J5 _8 K$ Q9 U' L" f
  ${SRC_DIR}/tb.v
  
  

6 t9 e% p+ i! `
3，仿真结果
% K/ O) Z2 q, ^+ C# c
: ~1 F- ]/ G8 W' f3 W

4，扩展

上面是一个全流水pipeline，所以所有stage的valid只要有输入就会拉高，ready信号只要下一stage的ready有效就拉高（能接收新数据）。

在实际的工作中，将calc信号换成组合逻辑云，正确处理valid_o和ready_o，即可。

5，小结

不知道pipeline还有没有更好的写法。

( b/ w4 Z8 \2 U' ^9 d
" @- Z% {9 F" T* p4 ]- C. Y

xiaogegepcb

pipeline的写法