谁能看一下这个端接该怎么匹配？

cuizehan

这是仿真的电路图，上半部分是内存条数据线的拓扑结构。其中U19和U24带有120欧的On-Die Termination。
' g6 v# a8 N* k: P按这个图仿真，频率为400MHz，结果如下
% c; t4 E  Q3 q: }# V
可见信号质量还是蛮好的。
& I" z5 d( A$ G0 {1 y" I# i0 `如果把TL16和TL14连起来，相当于分了一支到FPGA，仿真结果如下，

% v4 K* Q4 ^1 |7 ]6 @/ a* ~- f. hFPGA端的信号（绿色）有两个特别明显的欠冲，谁知道这个是哪地方端接没做好，该怎么匹配？

numbdemon

R12的电阻值调小一些，试试看60欧姆，最好扫描一下

cuizehan

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2 }  a: |, ]/ t+ [) n2 p% Z0 Z$ D
4 A$ R3 V% S/ H, O电阻从10ohm到1k，1M都试了下，小电阻FPGA端的信号幅度会比较下，大电阻FPGA端的信号幅度会比较大，但都是有那两个欠冲。

2 G. }* _' {5 F- W我把FPGA去掉，只用电阻端接，60ohm信号质量很好，接上FPGA就不行了，感觉FPGA输入引脚有容性或者感性负载，导致不匹配，
7 u( l; o+ e5 |+ J从这个图上能看出是感性还是容性的吗？是的话，该怎么匹配？
6 t1 t, U2 }9 k1 [5 ^9 Z7 A
另外，你说扫描一下，有什么软件可以到吗？我用的是hyperlynx。

numbdemon

" z. a0 r  w5 z) x/ p+ q9 m
: s1 d+ \1 u. l. ^2 P7 I, zU26输入引脚的端接只能尽可能消除反射，但是引脚本身的寄生电容才是信号完整性的最大杀手。
你应该再确认一下时钟频率是否正确。如频率降下来可能会稍微好一些。
还有就是要确认一下FPGA的这个输入引脚的寄生参数，是否能够对应于这么快的上升速率。如果不幸的话就得加个buffer了。
5 _6 P! y% X& s( o) ?0 h) X
) a5 D2 t1 N9 `6 }' h) k( M1 j扫描的话么，你既然已经手动测试了10Ohm到1Mohm，那就算了。
1 q8 b6 e! x3 z7 o

numbdemon

还有，再确认一下拓扑呢，我粗看一下，这个拓扑有点问题么

cuizehan

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高见！

这个问题背景是这样的：我自己做了一块板子，上面有一个FPGA和一个内存插槽，可以插内存，这个板子本身又是插在主板的内存插槽上，将主板的内存信号转接过来，一路传给板上内存，一路传给FPGA。控制线的频率比较低，200MHz，可以加一个register缓冲、隔离，但是数据线频率比较高，400MHz，没有合适的register，不得已才考虑这种T型拓扑。

T型拓扑要求TL14的阻抗是TL5和TL16的一半，这个我后来调了一下，效果没多大改善。
. o- G4 n8 ^4 Q2 m) X- J
我直接把U26和U24点对点连起来，发现信号还是那样。

看来应该就是FPGA引脚的寄生电容在捣鬼，不过这款FPGA是可以直接接DDR3内存的啊，而且最高可以跑到533MHz，开发板上都是直连的，不知道为什么仿真出来确是这样。
' R4 a1 Y3 m5 Q% B6 k我已经下了最新的IBIS模型，也还是不行，而且我实际板子上从FPGA读取出来的信号很乱，应该有很多判决错误，实在不行借个示波器来看看，信号质量到底怎么样。
% d, A5 r7 o; a: `5 t

numbdemon

如果可以的话传两个IBIS上来，有时间帮你分析一下

cuizehan

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3 j! r" x7 e- l" ?- y" s1 |! `
) D0 K' z! P& v4 l- ]2 R当然可以，多谢！
1 Y& g6 n  ~" G- r  S) F3 U9 Q
这个图是dq3.ffs的截图，是ddr3内存条上数据线DQ3的拓扑结构，其中U1和U19是内存芯片，J1代表金手指。U1和U19的ibis模型为v48c.ibs，按下图选择

6 ]+ }8 A4 Z# J) c3 b6 L通过model selector可以选择DQ3的输出阻抗和On Die Termination，比如这个图上就显示输出阻抗为34ohm，ODT为120ohm，最高DDR频率为1066。
  ]- b5 w% o, J4 E我做仿真时，ddr信号的提供者也是用内存芯片，用同样的模型选择。
FPGA的ibis模型为virtex6.ibs，应该选其中的SSTL15**，可以选DCI的，也可以选没有DCI的。

numbdemon

FPGA输入引脚的寄生电容过大，对于这个上升速率的DDR信号来说，很难改善的。要么就要降低器件的速率，比如降低电压什么的。
( A' L: U3 U' `+ L$ @但是通过仿真来看还可以容忍(用SQ仿真，参数尽量理想化)，至少200MHz的时钟能凑合。
. ?* W% w' X/ {: \' P4 d9 [8 z7 [

cuizehan

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多谢啊！
我就很纳闷了，xilinx出了这个fpga，据说是可以支持最高533MHz的频率，而且还有实际的开发板，为啥仿真出来结果咋就不行呢？
3 Y* q3 m6 @& V! E6 {7 G" C% K# Z

numbdemon

单负载应该没问题。
/ _+ r  s" ^0 D# U* P4 M8 f目前的拓扑对于FPGA端的信号还是很有制约的，要不你试试看菊花链结构，或许会好一些咯

cuizehan

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单负载是不是就是指，输入信号只给DRAM和FPGA其中的一个？
如果只提供给DRAM的话，信号很好。
+ m9 k3 r3 h6 s/ `1 J# b0 J' D如果只提供给FPGA的话，结果还是不好，有两个欠冲。

numbdemon

不会吧，点对点直接连在FPGA上的话，信号还可以的啊

cuizehan

2 y. r0 `8 d: I! |回复 numbdemon 的帖子
打开FPGA的DCI
" y& Y) ]/ \+ Y5 w+ n

0 M# F* D& t+ Y. l# {

串接15ohm电阻


% b/ v# F, M- w5 b
' }5 e( N/ ?" o6 `不开DCI，60ohm端接，串接15ohm
6 u: E1 \- U% i& Z# T) ]. _' I6 |


! e% s$ d  E* B" R. m3 `* s上面是我仿真的结果，最后一个算还行吗？可是还是有两个欠冲，而且上升下降时间都比较慢。

: Y+ K6 R" ]) m2 s+ j不知道你说的点对点连起来信号还可以是指哪一种？

liqiangln

主要是仿真的细节大家注意一下，根据楼主图的话，R12和U26之间应该加一段传输线参数，这样电阻是在整个链路的末尾，而U26是倒数第二个节点。
* c9 C9 D! ?: y. @8 u可以参考一下菊花链的基本概念。