TA的每日心情 | 擦汗
2020-1-14 15:59 |
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在saber里面如何将verilog格式的逻辑创建成可调用的模块？' g5 d8 I- B2 H; t2 q% T' i
' x% l2 Y+ b' R) m$ }( N4 `/ _% R/ W \4 `3 h3 ^% n
3 N. X0 K; g( H/ D% {8 ?saber是不是只支持VHDL格式的？如果是verilog格式的是不是还得通过工具转换下呢？
* I8 Z8 |6 T, Q
+ A. `! x/ e, u) E7 B5 |
- Z. _6 X7 b/ Y3 M" O9 z' m( E+ v9 z8 j4 G+ M- D/ `
如果只支持vhdl格式的话，那如何才能把数字逻辑编程对应的可调用模块呢？
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; J- P( \6 B, E9 P1 u7 `* l- H! F! T, K
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见saber自带的例子里面好像有数模混合的例子，但是不清楚这些例子中用的vhdl代码是如何变成可调用的模块+ S9 r0 D% P, `% W
) D5 H- q; i4 K0 Z% E3 j
; D# @. E7 `2 v; z# Q; S5 B8 q: s: A9 W+ A8 x
不知哪位达人可以详细讲解下设计流程 |
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发表于 2010-9-29 20:12
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