TA的每日心情 | 擦汗
2020-1-14 15:59 |
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在saber里面如何将verilog格式的逻辑创建成可调用的模块？
* N6 ?+ k3 A. j5 o- S1 E# h) J& [, l( Q d, e+ v! Y
W% N+ j& x: `* Y+ z9 d: r
% v5 _7 J) a k& Fsaber是不是只支持VHDL格式的？如果是verilog格式的是不是还得通过工具转换下呢？7 N. u! L6 U5 m$ s* U$ H
9 X/ D. T( f1 F3 S1 o/ |. w, D% W6 u9 i5 z% O; E7 {2 s
. m0 h5 j, X. ]: Y) o; g e" n
如果只支持vhdl格式的话，那如何才能把数字逻辑编程对应的可调用模块呢？. \& y% I" r, {. }
0 t; b4 F z; m5 R; Q' ~* }3 ^9 E$ D
6 a0 c$ G" b4 t' \5 u
% z" C. h% K5 P, |) s K: w- F见saber自带的例子里面好像有数模混合的例子，但是不清楚这些例子中用的vhdl代码是如何变成可调用的模块1 q: g: S& S: J
8 ^3 P8 g+ I! G a4 D5 @+ K$ T. C1 x& Z5 v# @3 O) m! l) H% M9 k
p; J; G9 y) d# z
不知哪位达人可以详细讲解下设计流程 |
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发表于 2010-9-29 20:12
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