25Mhz的晶振输入到fpga如何实现倍频到50Mhz

IO357 · 发表于 2010-8-29 14:31

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请教大家，25Mhz的晶振输入到FPGA如何实现倍频到50Mhz

zhangjichao1019 · 发表于 2016-3-24 21:30

wzichen 发表于 2011-3-6 08:26; @3 d5 M. V1 O6 \7 D& C$ I% `
PLL

clock wizard 就可以了

bitwxd · 发表于 2015-8-26 10:53

为什么cyclonv的锁相环要求大于50M?

muyulchy · 发表于 2015-12-9 22:18

ALTERA 用PLL XILINX 用DCM

00750 · 发表于 2010-8-31 14:33

可以用锁相环

ap0704224 · 发表于 2010-9-16 10:34

可以用锁相环 PLL！2/1。。。

wzichen · 发表于 2011-2-22 20:21

只能用锁相环.....

wzichen · 发表于 2011-3-6 08:26

suxiaoli2000 · 发表于 2011-3-8 09:25

用锁相环就可以了，2倍频

无缘上网 · 发表于 2012-5-14 15:24

锁相环

yiyekurong · 发表于 2012-5-19 08:29

锁相环

haoyan · 发表于 2012-5-20 10:04

altra用PLL，xlinux用dcm

yiyekurong · 发表于 2012-5-30 10:02

必须锁相环

tanglj86 · 发表于 2012-11-3 17:48

Thanks for your share

popcup512j · 发表于 2012-11-29 17:30

PLL锁相环。
一般来说除了CPLD可能没有，其他类型的FPGA内部一般都有。
使用特定的IP核就可以调用它们。

brace1108 · 发表于 2012-11-29 17:47

xilinx中用数字时钟管理核，很方便的

amnesia37 · 发表于 2012-12-23 10:32

这种一般用锁相环吧

thename · 发表于 2015-8-1 18:51

锁相环

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