|
EDA365欢迎您登录!
您需要 登录 才可以下载或查看,没有帐号?注册
x
PART 1: ; p) Q/ c0 \, j6 O- S* G
1. 软件 14.1版本较 13.6版本功能提升了,bug也减少了,但是还是存在一些 bug,功能方面还有待进一步完善。
. W' C S& G: P @6 W6 U( u3 \ (cadence在每个季度都会发布软件补丁程序QSR,用户可以在Sourcelink网站注册并预定QSR光盘,您会在一周内直接收到该光盘;在这期间,Cadence还会根据实际情况,不断发布最新的临时升级、补丁程序,Cadence当地的技术支持人员会主动、尽快地为用户进行安装。在功能方面,Cadence在世界各地拥有强大的研发队伍,以向客户提供更多、更好的功能。PSD14.2版本很快将交付用户,功能更强的PSD15.0不久也将发布。)
$ a4 m! _3 R% z0 ^* C8 n2 Q% K6 |# o0 A
2. cadence 公司目前在华东地区现只有 1名技术支持,在现场技术支持方面有待加强力量。
" ^7 d' @/ L6 [% H. R# y (Cadence今年在中国正式注册成立了全资公司,服务队伍也从去年的30人增加到近90人,并在上海、北京成立了High Speed Technical Centre等部门,在各地包括华东地区都增加了技术支持,因此我们相信,在新的一年里,我们的客户会得到更多更方便的支持)' {, {' h A, o) N9 S
' \( o Z, k, a' m; w' k* ]. }3. 随着 cadence 软件在公司的日益推广使用,我们希望能加强软件使用方面的培训力度。
$ ?6 J% h1 z4 g$ O/ G/ F(感谢贵公司对Cadence公司的支持!如果贵公司有软件培训方面的需求,可直接和当地的客户经理联系。)
; q$ ~0 W) _: D: \+ t8 l& j' d
3 C7 V' u) J3 q1 fPART 2:
. Y E" z4 C u! y$ a9 j+ Y- b CADENCE BUG 主要有:
?! ~" @: U! L1 R5 A7 P, ^1. 在concept HDL 中移动器件,会出现器件库可以被分拆。 4 {& Q' R; D/ ~$ o! W
(这个问题是14.0中出现的BUG,14.1版已解决此问题。请各位升级)
8 T9 u I% K0 U4 Z0 V1 Y4 g1 D3 N' {, X4 `; ^
2. 从CONCEPT HDL 打包时经常在没有报出错误的情况下,不能打包成功. , w; @. t. I- `' n
(Concept HDL打包不成功时一定会报错。这种情况可能是因为路径错误,请仔细检查)
8 m, w& h/ O* x4 w; `" g7 N0 X/ v z, N$ y9 x( {9 b
3. 从CONCEPT HDL 打包到allegro更新PCB时不能打包成功. 但往空的PCB打包时能成功, ECO常有问题. - d) u1 P/ @. S s. h
(在个别情况下,会出现这种情况,出错信息为“Net name already exists”。今年2月份的补丁盘已包含此补丁程序,请用户联系Cadence工程师进行升级或到下面地址下载补丁程序、安装: 4 X8 {+ B$ m. @7 S
ftp://ftp.cadence.com/patches/PSD141/allegro/algroF2B14.10-s018wint.exe # @6 g* `1 y( _9 L2 w0 v& j+ ^- R
ftp://ftp.cadence.com/patches/PSD141/allegro/algroBase14.10-s056wint.exe )
+ z0 Q; S; f, M6 N/ ^8 m
6 T& q4 Q- H/ u! C4. CCT 中有时不能单独对电源、地 FANOUT。 % y% f, c, x* p, x& U
(是否没有指定Power Nets选项?如果指定了还有此问题,用户最好能提供一个可以重复出现此问题的例子,以便查找原因) . J, q# l( ]3 n& `- E# a6 N5 U
' ~3 q$ {; W' V4 L2 W! `8 U5. BOARDQUEST 对网络拓扑的提取常常不能成功。 不如以前的版本灵活、方便,在模型有“问题”时,可以用缺省模型。 + a( Q7 l5 c9 k0 M f
(Boardquest 为Cadence较早版本。用户最好能提供一个可以重复出现此问题的例子,以便查找原因)
2 ]1 a% J G/ S4 Y; t
6 i. }# y0 F1 N' `+ ]0 d6. ALLEGRO 中大面积布铜时,有时会出现在对铜皮分配了网络的情况下,布出死铜(铜皮不与任何网络相连,无花盘). 大面积布铜时,经常出现不应该有的裂缝,布铜的效果不是最优的。
+ t! |/ |3 T& i8 b (用户最好能提供一个可以重复出现此问题的例子,以便查找原因) 8 H6 r& ~8 d* c( k9 J. }
8 |# C$ Z- n% S0 M
7. ALLEGRO 中程序自动、无告警退出, 致使设计丢失的现象,发生的频率比以前的版本高。 , C) j6 l2 T K8 f3 S" M7 C
(出现这种情况,主要是操作系统方面的原因,ALLEGRO要求在英文NT或WINDOWS 2000下使用.在中文WINDOWS 2000下,出错概略提高许多。事实上,设计人员应充分使用Allegro的Autosave功能,以避免各种情况下引起的数据丢失)
e h9 z8 _6 p$ x) P3 U* f* T4 r7 M+ a8 g4 f, P
8. ALLEGRO出光绘时,常报出根本不存在的错误而不能输出光绘文件。 6 g/ I3 b& U/ `- T7 S0 G/ F9 h3 S$ t
(根据经验,此类问题一般是TOP,BOTTOM层光绘有问题。最好能提供一个可以重复出现此问题的例子及系统给出的错误信息,以便查找原因。) ) k6 U$ G& b! s+ o, T$ v7 O% Y
9 \- r- D* p. R# ^1 u9. ALLEGRO 的功能还有改善的空间。 如: 修线时,自动采用原线宽; 替换功能、推挤功能、加测试点功能可以做得更加友好,等等。
2 Y! V5 x" M6 j/ p* N( s, z (即将发布的14.2版本对这些大部分问题做了很多改进。下面列出14.2版的一些主要改进: 9 n) o9 f# U$ }! O) M
Save Design to 14.0 7 H& Z; z7 v, h6 U/ W* d
Database Write Locks $ S( Y2 _" T6 r9 y
View Schemes
9 I! S- O D; g, O+ ^+ C; s+ yDBdoctor
# c E+ I) U. m) F& p0 q9 \5 X6 R6 pPlane Rat
, P# r4 f" I* l+ S3 W- X. x' M. OPlace Manual UI Auto-Hide 6 e. b7 z) M: q) I6 S$ H
Direct Select of Alternate Symbol ) ?; q- r; n" m( z
Quickplace Options 6 g& O. ?1 |: x5 p; o$ b( O% w
Via Shoving c+ u" y# P- L
Dynamic Slide Phase II ; t; X9 P/ U+ k6 E! ?
Vertex Dynamic Bubble Options # r, h3 W* |; j( z+ u' q
Smart Start on Line Width
+ F1 p7 `" n. ~ S! _, p( |; rHighlight All Pins on Net During add connect + U* s! L% {) L2 d2 v& c
Cadence Design Systems, Inc 7 z, y8 q. [6 g, `4 i6 f5 C7 X
Net Name Added to Control Panel ! d3 P/ [" ]* ?* k
Purge Vias 1 V+ ~' c. V k6 |* j1 }" q
EXTRACT Name Change
7 p6 `2 k: Y1 C9 nGraphical Enhancements During Dynamics
3 L5 h M+ G- b9 cText Printing/Stick
4 g4 Q- h$ M8 n5 m e% [1 M6 HAppend to File Option Added to Reports 4 D) I* L( _3 P8 T, ]8 D2 p
SPECCTRA-Like Zoom
# P! l( g- [. qViewer Plus Enhancements
9 `7 B( |# g; g$ t. C4 d7 ^New Board Wizard
' [1 h5 T! {* a7 H3 E# ?CPM and CDS_SITE Support
; ~. T D" T. @. b/ ^: [% [" QScald EOL + k& Z; J2 I& z+ G+ S4 w; @5 W
IPC356 and Allegro-to-DXF PeRFormance Improvement
9 i- g- e! a8 s' p8 E) C8 y: _3 v& uTestPrep PCR Fixes % O3 |! Y7 v9 U( F
New Features in Allegro Studio (PCB)
4 }8 b! z/ x/ ?2 P' }3 `7 WMiscellaneous Category) " Y( ]/ Q6 K9 K6 ]$ |1 T" P: W
& D# v5 o+ r8 `' }* s5 t: d
10. 生成料单时,有PPT 表的元器件的 Part Name 在料单中出现两次。
+ d' y5 ?+ Y+ j (14.1版已解决此问题) - {. i! \. i* }! d
' e% a) j/ j4 T
PART 3:
' U8 a2 D, A7 n我们在使用CADENCE的过程中遇到的问题基本归结为: $ Z1 A% X0 D; y& R) k; I' g7 D
1 无论哪个版本都经常出现自动退出,提示为非法操作,然后不能存盘,自动退出。(ALLEGRO) ) l4 q* Q; @6 y% \) w4 t
(参考PART2问题7的答案。提示:Allegro在异常退出时,会在当前设计目录下产生一个后缀为sav的文件。用Allegro打开该文件,另存为brd文件即可)
# s" y" l+ U( H
$ T2 X T+ f1 r$ e% Q" k9 ?: F- y 2 版本13.6中出现过生成的GERBER文件在避让不能的SHAPE时,出现半圆,即不能完全避让。还出现过个别完全不避让的状况 。 # `; ]8 g+ r, \
(题目意思不太清楚。请使用最新版本测试)
- n; B% ?5 M6 F7 X# Y0 O* @ |
8 G: ?5 |" q8 F: |4 I 3 版本14.1很多机器不能正常安装。
' f' X& s% a6 T& h (请参考软件安装手册,并注意安装过程中系统给出的提示。一般出现这种问题都是操作系统问题或放火墙、防病毒软件引起)
; F, L7 f: E [ F
o) ?9 Q3 W/ `- g6 W$ s4 R: t 4 在添加IBIS模型时,MPC8260总是不能自动加上去,已经和工程师联系过多次。 - J; I: W, L5 D6 H6 B( Y
(可能是因为该IBIS模型不是标准格式,请使用器件商提供的标准模型) 1 r) [" n* o; J: E @# ?4 j! G2 E
u0 z& w5 z2 U7 @1 `9 f+ |PART 4: ) e8 n- b# a) l; F1 i
1在ALLEGRO中,编辑焊盘时,经常会出现“执行程序错误”而退出程序,且没有备份文件,导致之前的工作白费。
' H1 G5 z4 |7 N B8 u (此问题14.1已经解决,而且同样与操作系统有关)
0 h( H$ A5 ]) [( c, \5 U. u2 c
/ U2 F$ W1 C* E/ o6 ?# m2 在从自动布线器(SPECCTRA)建军回到ALLEGRO后,输出表层的线、孔就与器件成为一个整体,移动器件时,线、孔就附在上面一起移动。% w% C7 ?; B7 W
(实际上,这个功能是Cadence应大多数用户要求而添加上的,主要是为了方便移动器件的时候 fanout 后的引腿和 via 能跟着一起移动。如果你实在不愿意这么做,可以执行下面这个skill程序解决,以后版本将会有选项供用户选择: , {! s6 l9 C7 K9 p; E
; The following Skill routine will remove invisible 4 M* r+ f% x1 d2 ^
; properties from CLINES and VIAS. $ V" M4 [# [/ V
; The intent of this Skill program is to provide
8 A/ `7 F: A; F' E. G& {5 W; users with the ability of deleting the invisible
! Q9 c7 x" @7 i) D3 }; `; w; properties that SPECCTRA/SPIF puts on. This will allow the moving
2 |! a0 `# S" x) F/ i P# ^ }0 D; of symbols without the attached clines/vias once the
% t2 _ N' O1 J* ~( w; design is returned from SPECCTRA if the fanouts were originally 9 i& x! X8 E1 b0 h5 a
; put in during an Allegro session. % t5 |- X* V' H- u2 x6 j
; * \$ h7 ^, l$ \- f- |6 e
; To install: Copy del_cline_prop.il to any directory defined . D4 B( I2 Q, k e% }0 c0 V
; within your setSkillPath in your : ~% o/ H9 r% R r. [$ p" D& ?$ r
; allegro.ilinit. Add a "load("del_cline_prop.il")"
! a7 V; u/ Z) G1 l2 t; statement to your allegro.ilinit. & }" g5 n( O) A0 e" J
;
5 {+ J( c* Q t7 _$ m8 n; To execute: Within the Allegro editor type "dprop" or
0 ]5 x4 i5 {' D6 ~; "del cline props". This routine should 0 d8 w; J7 r1 p
; only take seconds to complete.
) i0 o4 v r( A; 7 [" P. V# z9 O. b; S+ g
; Deficiencies: This routine does not allow for Window or
; q% r; n9 }7 \; D; H5 a; Group selection. $ [# a i6 S0 d; e; G7 [" a
;
0 o; `: H2 T; l$ R5 o* o2 h* X; WARRANTIES: NONE. THIS PROGRAM WAS WRITTEN AS "SHAREWARE" AND IS AVAILABLE AS IS ( H% D( c0 g2 g4 i
; AND MAY NOT WORK AS ADVERTISED IN ALL ENVIRONMENTS. THERE IS NO
* J7 v4 b1 G3 X% ^5 T# Y# s7 k4 ]; SUPPORT FOR THIS PROGRAM.
7 K0 `! P. g9 a% S( f; # d B( H" m$ S5 o3 k4 O
; Delete invisible cline/via properties.
! I# |7 T) C+ w! ^$ _;
/ u5 |2 v- N' l0 S" y; v3 j& w+ xaxlCmdRegister( "dprop" 'delete_cline_prop)
. d# U6 s3 E; z, b6 s8 D% g4 EaxlCmdRegister( "del cline props" 'delete_cline_prop)
3 t) @- U- f. C& _# r* k
. s1 R) @1 h0 |/ g(defun delete_cline_prop ()
J& n" Q V; x7 w0 S0 o ;; Set the Find Filter to Select only clines
( O! A1 l* X' U6 r/ d( F (axlSetFindFilter ?enabled (list "CLINES" "VIAS") ) I( k( k8 H: a+ u* y- C
?onButtons (list "CLINES" "VIAS")) ) f$ R0 z2 B. T% M S0 \
+ S/ C1 A, |7 ]# b ;; Select all clines
) L n* ~; [" t& X (axlClearSelSet) / L6 v0 p! \& x
(axlAddSelectAll) ;select all clines and vias 6 J% U" Q; A3 W g, J
- t+ W) K, A6 Z) K/ ?
(setq clineSet (axlGetSelSet)) & G0 Q) j6 ^- O w9 |" q. q
(axlDBDeleteProp clineSet "SYMBOL_ETCH") ;Remove the property 9 _: [, a* x3 s! P1 _5 e
(axlClearSelSet) ;unselect everything
0 d% W! P, [$ s' n1 P X# T) # Q/ Q% \# C1 q" K, N/ u6 M
9 K* H- e# C, [2 {8 F/ [/ J
3 建原理图软件中,图形编辑和SYMBOLS中的设置不一致,SYMBOLS中的任何设置变动都会使图形的编辑无效。
5 b; x/ b4 K, z. p& l- C( r) x (问题表达不太清楚,请直接联系支持工程师) " N, J4 @) ~5 O V3 Z% T
8 H( E+ ?- j: B4 建库中,在一个器件对应三个或以上的封装时,PACKAGE中所建的三个封装在SYMBOLS中并没有全部出现以供SYMBOLS图形选择。
; o! c# p$ [7 { q' E( a( E(不会有这样的问题。问题有些含糊:建库时,在 Part developer 中,对symbol 的设定本来就没有 package 的图形选择;如果是在原理图里添加 Symbol遇到这个问题,如果要选择封装形式,需要用 Physical 方式,请确认操作是否正确,下面就是多个封装同时显示的例子:)
0 R: I; Q% I. s+ E3 |5 `5 原理图建库的PART-TABLE表的属性中COMP-NAME的值与CELL名相同时,不能够封装,封装时出错。 ( x' k8 m% X% B0 ]
(请提供该元件的库,以便于我们查找原因)
3 g& j8 s1 I& Y- o8 |, q; d" M% e" Y8 g0 P: n" I& G a9 Q8 y7 ~
6 原理图库建库属性中,PART-NUMBER 的值不能 NULL,否则向 SPECCTRA 转换时出错。
+ Q$ i# m; W# u+ U5 n (的确如此,PART_NUMBER的值不能为空,解决办法:要么删除PART_NUMBER属性,要么把值加上)
, A, j$ g7 ~/ h. B6 n
* _; A! i) ?9 [: Y7 在 ALLEGRO 中鼠标显示为无穷大是可以的。但在 SIGNOISE 的界面下,设为无穷大时就显示不出来了。
: R' K, o6 y4 o1 Q( s (14.1 版本已解决此问题。对早期版本可以在命令行执行 :set pcb_cursor=infinite 即可;另外,Specctraquest 没有提供象 Allegro 一样的User Reference 功能,可以在命令行执行 enved 调用该功能界面,然后进行设置)
* Z, ^: d6 \, p6 t1 [; C & u' p5 f+ O l6 w8 U9 ^ o
% y6 ]& {( Z( u7 s, iPART 5: # E2 Z' y' j0 a1 f! h2 Y
1.用贴片焊盘(type=single)做成的package,用tools\padstack\modify design padstack...编辑,发现type变成了blind/buried。为什么会这样?
5 f I) r8 d5 ~; c6 e (这是软件显示上的小漏洞,但是丝毫不影响使用,焊盘还是事实上的single)
! X- \* A# c7 F( `
* f9 @" c1 S) m: j/ V2.修改过焊盘后以同名保存(替换了原来的焊盘),但是用tools\padstack\modify design padstack...检查用该焊盘做的package,发现仍旧是老焊盘,而事实上任何目录中老焊盘都不存在了。既然allegro是要到pad_path中调用焊盘的,为什么会出现这种情况? * T5 i1 V: q) s3 s
(修改完焊盘之后, 需要update pad才能更新,因为Allegro是把相关的数据都纳入到brd文件集中管理的)
7 V: Q- p; ?: ~, T" b& X ~$ X' l* B/ y9 m
3.打开padstack editor就会出现这样的提示:pad_designer:Can't open journal file。于是新做的焊盘无法保存,提示:failed to open file '#T001632.tmp'。 ! O. r0 q& ]+ ?
(请检查系统环境变量设置是否正确;另外所有路径都不能使用汉字) ' `$ R+ h" [* H
|
评分
-
查看全部评分
|