verilog中减法相关问题

outline9

我设置一个初值为0的计数器counter[23:0],一个输入信号B[23：0]。设置一个初始值为0的falg寄存器。
veriloG代码如下：
( A: G, }) M3 O+ G& _3 X& c
% p7 x8 p" K! K+ Y2 s; ~IF(counter==B-1)
begin
* u) P# c" m: b6 M          counter<=0;
          flag<=1;
" w( D1 Q5 Y; o' z3 Q) b3 c8 eend
( E* w4 ~. @1 H: Melse begin
0 }0 ~4 ?& D" Q& b4 h9 A! e3 b        counter<=counter+1;
        flag<=0;
4 N" p+ ?3 _) S7 M. @9 ?% C/ c( X       end
; |, Q; C* }4 X& F4 c

0 B7 p( z% V3 \$ u% K$ k" Z+ G当B=0时，我的仿真结果中发现，flag信号并没有置位。我想问一下，在FPGA中，当B=0时，B-1是24'hFFFFFF吗？如果是的话，当counter计数到24'hFFFFFF时条件已经满足了，为什么我的flag信号没有置位呢？还是说verilog在计算时，可以判断正负？
希望哪位大神可以帮忙解决问题，谢谢。

lingling555

后面设置了一个wire型的M【23:0】，
且assign M=B-1;
, u  w; G# a) t! y" c% V, i然后将代码变成：

if(counter==M)
begin
          counter<=0;
( d) x1 A) S7 \4 b' P, P          flag<=1;
end
% s3 s. z; a9 _' P+ A2 yelse begin
( L) o* N7 p' X- }0 f) d, ^  D, y        counter<=counter+1;
5 N5 B/ _6 d8 }$ F8 D, {3 w5 N) M        flag<=0;
' l7 U/ F. \3 d1 d       end
B=0的情况下，得出的仿真结果中，M=24‘HFFFFFF；
而flag信号在counter计数到24‘hFFFFFF时正确置位了。

outline9

我自己找到问题了，我发现判断B-1时，由于没有给1设置位宽，它自己当成32bit做减法了，改成B-1‘b1就好了。’

dqwuf2008

outline9 发表于 2020-7-7 18:31
我自己找到问题了，我发现判断B-1时，由于没有给1设置位宽，它自己当成32bit做减法了，改成B-1‘b1就好了。 ...

当成32位宽做减法会有什么问题呢？
  `' H; w1 x+ J; S! A' {# H* U& q: k