Verilog中寄存器的定义

lingling555 · 发表于 2020-7-2 18:59

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我是FPGA的新手想请教一下Verilog中什么时候需要给变量定义寄存器。一开始我以为每个输入、输出都要定义没定义的话默认为一，但是今天看到一段代码输入变量[3:0] key_in并没有定义寄存器。

lingling555 · 发表于 2020-7-2 19:00

寄存器reg型号，需要在程序中进行直接赋值，如果数据是从别的文件中引用过来，就需要用wire定义。所有的变量都需要定义，否则容易报错误

zhishide7 · 发表于 2020-7-2 19:00

reg型与wire型用在不同的地方

1955 · 发表于 2020-7-3 15:37

寄存器顾名思义就是用来暂存信号的，它的输入和输出会延迟一拍，而一个信号不进行寄存器定义的话，默认为wire型，且是1bitwire型，除非再定义wire的位宽才行

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