HSIO PCIE 跑SI仿真之前 端口选择的问题

桥恩

大家好！想在这里请教一个问题。比如现在有一种微处理器，上面有PCIE Gen 4 16Gbps,有XGMI 25Gbps,有Display,USB, GDDR4 等管脚，现在要用某厂商的处理器专用插座 socket, 需要让socket 厂家进行 SI 软件仿真，看crosstalk, IL, RL, impedance 等信号完整性参数曲线是否满足要求（比如16 Gbps 信号，在0-20Gbps 曲线中看crosstalk,IL, RL等是否满足要求）。

我的问题是：

. j8 n. s7 c; a: }8 K+ o7 d

1）如何从处理器所有PCIE管脚中选择 哪两对或三对差动信号（侵入端口和受害端口）跑SI 仿真。以PCIE举例，比如从众多PCIE中提取两组差动信号，一组差动信号是aggressor 侵入端口，另外一组是victim 受害端口。问题是那么多PCIE 管脚，我要选哪些呢？我什么时候需要选多于一组（可能两组，三组）信号做为侵入端口，选中附近另外一组做受害端口，跑SI, 看频域分析曲线是否满足要求。

2 w. V3 N2 O$ j$ l+ f* u8 F* U

2）另外选好victim 和Aggressor后，它们附近的无关信号（不是GND) 需要接去固定电阻比如50 欧姆。这方面在哪里可以找到相关资料呢？网上多是PCB layout 的crosstalk介绍，很少见我说的这种情况介绍。

. N/ W- H% Q$ Z$ w

3）对于要求仿真中跑crosstalk 的PSNEXT,PSFEXT， 在选择aggressor 侵入端口（选择周围管脚中一对，两对，还是三对做为aggressor 侵入端口，为什么）方面是如何考量的？

请不吝赐教，谢谢🙏

dzkcool

一般选择临近的三组，中间一组作为受害线，其余两组作为攻击线

Bill168

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桥恩

谢谢回复。希望看到更详细的解释。 这方面有没有参考资料可以看的，请推荐一下。还是在PCIE 规范里有界定？