时钟信号切换可以用多路复用开关吗?

outline9

FPGA设计，外部时钟有两个，切换时可以用多路复用开关实现吗
0 u3 l8 E) J* C8 f- c( a

lingling555

在某些前提下可以：
+ W$ D) o% k' F9 p, d6 E01.多路复用开关的响应时间（Ton/Toff等）是否满足要求？输出时钟波形是否有畸变？一般情况下多路复用开关不适用于频率太高的场合；
. W- q8 L( `5 }" x) G, j02.时钟切换后到系统稳定，FPGA的逻辑状态不定（0/1/X/Z），此时它的输出是否对外部器件造成影响？这些影响是否可接受？
03.如果有影响，程序设计参考建议：添加PLL/MMCM，使用其对外输出的locked信号，表示时钟信号已稳定并锁定。
) d# p  O0 c, C1 `; \04.假如时钟切换由FPGA控制，则相关控制逻辑需要使用组合逻辑。

lingling555

lingling555 发表于 2020-6-28 15:58
在某些前提下可以：
01.多路复用开关的响应时间（Ton/Toff等）是否满足要求？输出时钟波形是否有畸变？一 ...

4 e8 n& A. I3 f$ n% p7 W6 ]/ ~通常情况下，不做此类型的FPGA设计。
, ^2 z* |% Z0 m  b- n( H% ^, i