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EDA365电子论坛网»电子社区 › EDA工具&PCB设计 › Cadence Allegro论坛 › module裡面的via mirror後無法加測試點如何解決？
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module裡面的via mirror後無法加測試點如何解決？

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seawtl
  • TA的每日心情
    奋斗
    2020-9-10 15:01

    • 签到天数: 3 天

    [LV.2]偶尔看看I
    跳转到指定楼层
    1#
    发表于 2020-6-24 08:53 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    將BGA和周邊零件，trace，via生成模組後，mirror模組，發現VIA的屬性是VIA is mirrored，測試點無法增加，大家有無辦法解決，謝謝
    3 _% z' O- _" U0 d2 `' W

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    seawtl
  • TA的每日心情
    奋斗
    2020-9-10 15:01

    • 签到天数: 3 天

    [LV.2]偶尔看看I
    3#
     楼主| 发表于 2020-6-24 14:17 | 只看该作者
    yin123 发表于 2020-6-24 13:497 `8 O& l* J! }) |8 N; w; A
    帮顶
    0 A, D* e" t/ A6 c6 \
    謝謝幫忙頂帖: y6 ?4 T( f% D: G3 S: k

    下载资料威望不够？点击查看获取威望的N种方法>>
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