FPGA的管脚长期处于3.3V高电平状态，连接GPIO后无法正常加载？

zhishide7

目前设计的FPGA单板，采用的FPGA型号是XC7Z100-FFG900，最近和客户联调的时候出现一个问题，FPGA有几个GPIO和客户单板通过连接器链接，客户的单板上对应的管脚长期处于3.3V高电平状态。接我们单板的GPIO后，我们的FPGA无法正常加载，GPIO管脚从FPGA直连至板间连接器，断开连接器恢复正常。经过测试发现由于GPIO链接对端的高电平，导致我们的GPIO对应BANK的VCCO33这个电压被拉高至2.1V左右，理论上此时FPGA的INPUT管脚是高阻态，不知道为什么会发生这种场景，后来找了几个单板试了一下，都存在这个问题。

inkee

可以试一下加个三极管或者MOS管隔离一下，别直接接上去

inkee

这个现象应该是电源倒灌了，导致FPGA端一直处于一个不稳定状态，掉电了FPGA内部也还有一个电压，芯片没有正确复位，可以在信号线上串一个大点的电阻试一下，或者FPGA加一个复位芯片

zhishide7

inkee 发表于 2020-6-16 19:35
  C- T0 F  H+ A) n; y3 W+ x* d这个现象应该是电源倒灌了，导致FPGA端一直处于一个不稳定状态，掉电了FPGA内部也还有一个电压，芯片没有正 ...

非常感谢