【原创】理性认识SQ的时序仿真功能（不断更新中）_如需转载，请务必征得作者同意

stupidboy

原帖由 cmos 于 2008-4-24 13:29 发表
& E8 \& a5 P. {

2 M  ~$ |- }) a9 Z, p3 Cbuffer如同一头牛，负载如同车，牛拉1辆车和拉4辆车的速度是不同的。buffer delay如同牛拉车的速度。挂的车太多，负载就过重。挂的车少，牛跑的太快，容易出交通事故，出现过冲。

; G$ b" w& A/ s7 \4 H/ b要从电磁波或电气的角度来解释，这样解释太粗糙了
- S4 ~8 [' Z3 M6 t" e是不是会出现振铃或反射等，使达到（相对稳定的电压）Vmeans的时间发生变化？至于为什么会变化呢？？？假如外接负载恰好满足要求时，其Tbufferdelay的时间大概为多少？当超载了呢？其时间是变为多少？？？

zhutou250

大家就是要多多讨论这个

hisunzh

学习学习，正在弄呢

cmos

原帖由 stupidboy 于 2008-4-24 19:23 发表
, h% |% s1 ]: o, V7 s

要从电磁波或电气的角度来解释，这样解释太粗糙了
是不是会出现振铃或反射等，使达到（相对稳定的电压）Vmeans的时间发生变化？至于为什么会变化呢？？？假如外接负载恰好满足要求时，其Tbufferdelay的时间大概 ...

! Z$ d# L7 D, c1 W
从电磁波角度解释就需要做ansoft工具作3维的磁场仿真，这个好像不太可能，没有这么复杂的3维模型。
电气特性，就是spice level的仿真就够了，牛拉车的说法只是一种比喻，我还想不出更好的比喻了。
, w  l8 `" l% `/ k所谓参考的vmeasure电压，只是给一头机械牛，因为这头机械牛的表现是稳定的，
) B" {' l' e2 k4 K其他牛拉车都给予机械牛作为参考而已，你说的具体delay时间都可以仿真获得。具体case，具体数据，没有哪个数据能涵盖一切case的

ggzzc

学习了

forevercgh

Vmeas and test load descirption
4 C0 H5 V; F' ?4 ]8 p( c* T% V前面已经讲过Tco概念，那么手册中的Tco是如何得到的呢？
请看下图，半导体厂商首先会根据芯片特性确定具体的test load（不要深究为什么如此，如果想清楚理解，意味着你要进入一个新的领域----IC测试），我们的probe点即为T点，Tco的定义即为从时钟输入到数据输出的时间，而数据输出的时间点的确定即为T点波形上升为Vmeas的时间点。
4 C% E/ M5 ~  x: h
Vmeas为半导体厂商用来为输出buffer（当然包含output ，I/O，3-state）确定板级延时特性的电压参考点
2 G8 l( X. y4 f# @( A* o* ~$ gVref，Rref，Cref为半导体厂商用来指明传输延时和输出buffer开关特性的test load
7 p1 a: s, l9 k, g) E9 g# t0 t5 u
" w9 r) ^; H5 B2 V1 R& i
8 L! Y! a$ a. b6 G' Q举个例子


9 ?  O& A) Y' z% k5 M' z5 L这是取自一个ibis model clk buffer的test laod及Vmeas参数
7 O& K+ ~% [8 N' I; v下面分别用SQ和hyperlynx搭建起test load

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& ]6 W/ |% W) e" Z$ e3 A4 Y理解不妥之处，烦请指正
9 R  x5 l* a! F# m) f
1 E; f  H7 _% ~$ a: z[ 本帖最后由 forevercgh 于 2008-4-29 11:03 编辑 ]

Allen

顶一下版主精彩的描述，只有在多讨论中才有收获。
负载比喻成牛拉车是很形象的，为理解方便，也可以简单地把负载看成一个电容，毕竟在RLC参数里，电容是最重要的，负载重就相当于电容大，电容大充电时间就长，信号上升就变缓。

cmos

就我个人理解，外围test load，就是所谓Cref的具体值，来源于在芯片设计中对于板极最大负载的考量（是否是最大值也许存在争议，但50pf也够大了）。就是从drive 端往外看的所有电路的一个等效模型。
然后其余各种case，都是根据这个等效模型的一个参考。

$ P, A: L! K9 I/ A3 g5 S  s
8 P2 p% ~7 f6 Z6 {2 m& ZCref在芯片设计中也有其自身的指导意义。就是外围将要驱动的最大负载，从而在芯片内时序优化提供参考依据。但是很多国内芯片设计公司的外围约束基本来源于工程师的经验值，而没有考虑真实的pcb板的应用情况。因为芯片工程师很少有板极布局布线概念，更鲜有作信号完整性仿真，来给他选择合适drive bufer提供依据。这个是国产芯片现状。
4 {; Z& o) ~' c1 y7 z& f$ u至于国外的芯片，怎样来设这些参考值，就不太清楚了。但我觉得应该有一个很完善的流程，会有SI工程师，通晓板极和芯片布局2方面知识进行协调和仿真，从而做出兼容性最强的芯片。需要一个独立的SI部门来做这件事情。

aaazz11

ddddddddddddd

mpoix

xuexi

jianghao8888

秘密手册？？

血色浪漫II

支持一个

forevercgh

聊过了buffer delay，同时也明白了buffer delay会随着load情况的变化而变化。
( D, T$ }  ~/ Q9 ^0 ~& Z而我们实际关心的应该是test load情况下的buffer delay，他将作为我们时序分析的参考基准，其重要性可想而知。

Tco的提出是基于test load的测试结果，buffer delay作为tco的组成部分直接影响Tco，很显然，我们实际系统系统的load情形是不同于test load的。那么就要考虑到如何修正Tco的问题。
: Q1 n, |( _4 {  |- c
/ k0 Z; @3 V1 v2 w; G, I借用TI的图说明一下。


( w. g5 h" Z1 o  W8 H+ h" j+ DC点波形即为test load情况下的驱动端波形
A点波形即为actual load 情况下的驱动端波形
6 T( a% l5 R) GB点波形即为actual load 情况下的接收端波形
& q. K3 t7 o" B' C' T
我们将A,C间的时间间隔（电压参考点为Vmeas）即为我们的补偿时间compensation timing-----------Tcom
8 v7 {4 s$ v+ J  H# e
这里的Tcom为240.741ps
# M3 V7 u: Y# A/ o- H) S$ e0 I
5 ^- u  b1 k' {! v  D( T0 \而A,B间的时间间隔即为我们的板上走线延时（注意，这里的板上延时不同于传输延时）---------------Tlayout
' A4 F3 q2 ~- b: E, z' E: X& hTlayout是我自己定义的，见笑啊（要说明的一点是，这里只是为了说明问题，定义不合适的还请海涵）
板上走线延时的电压参考点依据信号的类型有所不同
1.对于时钟信号来说，参考电压点为Vmeas，因为时钟信号要求严格的单调性（我们这里研究的是同步系统，参考信号为CLK）
9 }. L% _$ _6 {& ]2.对于控制信号，地址信号，数据信号来说，起始参考点为驱动端Vmeas，终了参考点为接收端Vil/Vih（非CLK信号不要求有很好的单调性，故引入门限电平作为参考点，避免非线性边沿造成的巨大误差）
* }2 M# j' |, S, @0 E9 z# M就像下图，Vmeas电平持续Tref时间，非线性边沿的存在使得我们不能将Vmeas作为参考。

forevercgh

这里的Tcom+Tlayout即为SQ标榜的settle delay和switch delay ，其实就是flight time（max，min）。这些概念比较晕，好多厂家的定义不同，比较愤愤。
tcom已经讲过
5 J, B3 h4 f6 Y3 KTlayout由于终了参考点的不同进而冒出了几种不同的情形。

+ M6 a0 J- h1 X

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0 u$ a0 Z2 i$ m+ Z. g( c1 ^太晚了，要睡觉了，有空接着侃

% A# C! s9 i- @+ h2 \0 V0 o[ 本帖最后由 forevercgh 于 2008-5-15 20:38 编辑 ]