【原创】理性认识SQ的时序仿真功能（不断更新中）_如需转载，请务必征得作者同意

stupidboy

原帖由 cmos 于 2008-4-24 13:29 发表
. W, d3 w4 N7 k0 a# Z6 d. e
" o! S1 p% o5 A9 O6 Q
buffer如同一头牛，负载如同车，牛拉1辆车和拉4辆车的速度是不同的。buffer delay如同牛拉车的速度。挂的车太多，负载就过重。挂的车少，牛跑的太快，容易出交通事故，出现过冲。

2 T$ _+ ?! D) r2 ^7 F' d4 O& u要从电磁波或电气的角度来解释，这样解释太粗糙了
( j5 N1 X5 }& L是不是会出现振铃或反射等，使达到（相对稳定的电压）Vmeans的时间发生变化？至于为什么会变化呢？？？假如外接负载恰好满足要求时，其Tbufferdelay的时间大概为多少？当超载了呢？其时间是变为多少？？？

zhutou250

大家就是要多多讨论这个

hisunzh

学习学习，正在弄呢

cmos

原帖由 stupidboy 于 2008-4-24 19:23 发表
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& A8 ~9 g" L' N% N# d, B; c4 @( D要从电磁波或电气的角度来解释，这样解释太粗糙了
是不是会出现振铃或反射等，使达到（相对稳定的电压）Vmeans的时间发生变化？至于为什么会变化呢？？？假如外接负载恰好满足要求时，其Tbufferdelay的时间大概 ...

0 O& D3 h7 K% h: h3 n
从电磁波角度解释就需要做ansoft工具作3维的磁场仿真，这个好像不太可能，没有这么复杂的3维模型。
电气特性，就是spice level的仿真就够了，牛拉车的说法只是一种比喻，我还想不出更好的比喻了。
所谓参考的vmeasure电压，只是给一头机械牛，因为这头机械牛的表现是稳定的，
其他牛拉车都给予机械牛作为参考而已，你说的具体delay时间都可以仿真获得。具体case，具体数据，没有哪个数据能涵盖一切case的

ggzzc

学习了

forevercgh

Vmeas and test load descirption
9 c7 T; h: O$ m2 d前面已经讲过Tco概念，那么手册中的Tco是如何得到的呢？
. o! w1 D! J3 ]2 a+ j4 J请看下图，半导体厂商首先会根据芯片特性确定具体的test load（不要深究为什么如此，如果想清楚理解，意味着你要进入一个新的领域----IC测试），我们的probe点即为T点，Tco的定义即为从时钟输入到数据输出的时间，而数据输出的时间点的确定即为T点波形上升为Vmeas的时间点。

Vmeas为半导体厂商用来为输出buffer（当然包含output ，I/O，3-state）确定板级延时特性的电压参考点
Vref，Rref，Cref为半导体厂商用来指明传输延时和输出buffer开关特性的test load
( z" e1 D: G' g( ^1 e

举个例子
+ @+ o& i/ Z: s$ S* H. }
4 N. S& Q- B/ n% ]/ G0 h. l) f
* b3 D8 Q( a7 _. O3 w+ ?: }& t这是取自一个ibis model clk buffer的test laod及Vmeas参数
: E& v$ w' r: A# ~4 x  W  {下面分别用SQ和hyperlynx搭建起test load
1 e' O; |: U' _! y

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# t, {5 n, @4 I( Y理解不妥之处，烦请指正

[ 本帖最后由 forevercgh 于 2008-4-29 11:03 编辑 ]

Allen

顶一下版主精彩的描述，只有在多讨论中才有收获。
: ^& {  _4 B4 o负载比喻成牛拉车是很形象的，为理解方便，也可以简单地把负载看成一个电容，毕竟在RLC参数里，电容是最重要的，负载重就相当于电容大，电容大充电时间就长，信号上升就变缓。

cmos

就我个人理解，外围test load，就是所谓Cref的具体值，来源于在芯片设计中对于板极最大负载的考量（是否是最大值也许存在争议，但50pf也够大了）。就是从drive 端往外看的所有电路的一个等效模型。
然后其余各种case，都是根据这个等效模型的一个参考。

+ K; G- M8 |, ^9 k: m
Cref在芯片设计中也有其自身的指导意义。就是外围将要驱动的最大负载，从而在芯片内时序优化提供参考依据。但是很多国内芯片设计公司的外围约束基本来源于工程师的经验值，而没有考虑真实的pcb板的应用情况。因为芯片工程师很少有板极布局布线概念，更鲜有作信号完整性仿真，来给他选择合适drive bufer提供依据。这个是国产芯片现状。
5 N( J6 m- M9 O至于国外的芯片，怎样来设这些参考值，就不太清楚了。但我觉得应该有一个很完善的流程，会有SI工程师，通晓板极和芯片布局2方面知识进行协调和仿真，从而做出兼容性最强的芯片。需要一个独立的SI部门来做这件事情。

aaazz11

ddddddddddddd

mpoix

xuexi

jianghao8888

秘密手册？？

血色浪漫II

支持一个

forevercgh

聊过了buffer delay，同时也明白了buffer delay会随着load情况的变化而变化。
而我们实际关心的应该是test load情况下的buffer delay，他将作为我们时序分析的参考基准，其重要性可想而知。

# h( z" |6 m8 a9 _$ s" l" `Tco的提出是基于test load的测试结果，buffer delay作为tco的组成部分直接影响Tco，很显然，我们实际系统系统的load情形是不同于test load的。那么就要考虑到如何修正Tco的问题。
; E1 X  L# z5 O* J1 }8 ~( y( ?
借用TI的图说明一下。
! _1 D) N5 Z( b- ^% @
9 |4 a$ e; s, a" y( W: u
C点波形即为test load情况下的驱动端波形
A点波形即为actual load 情况下的驱动端波形
2 L7 R; }8 P* q8 n' dB点波形即为actual load 情况下的接收端波形
* R. F5 ^. c; ]4 c: [5 Y3 ~
我们将A,C间的时间间隔（电压参考点为Vmeas）即为我们的补偿时间compensation timing-----------Tcom
$ v- g/ |  x! I" G3 W
这里的Tcom为240.741ps

9 f3 z- S" D- W" F9 m! v而A,B间的时间间隔即为我们的板上走线延时（注意，这里的板上延时不同于传输延时）---------------Tlayout
Tlayout是我自己定义的，见笑啊（要说明的一点是，这里只是为了说明问题，定义不合适的还请海涵）
板上走线延时的电压参考点依据信号的类型有所不同
1.对于时钟信号来说，参考电压点为Vmeas，因为时钟信号要求严格的单调性（我们这里研究的是同步系统，参考信号为CLK）
2.对于控制信号，地址信号，数据信号来说，起始参考点为驱动端Vmeas，终了参考点为接收端Vil/Vih（非CLK信号不要求有很好的单调性，故引入门限电平作为参考点，避免非线性边沿造成的巨大误差）
就像下图，Vmeas电平持续Tref时间，非线性边沿的存在使得我们不能将Vmeas作为参考。

forevercgh

这里的Tcom+Tlayout即为SQ标榜的settle delay和switch delay ，其实就是flight time（max，min）。这些概念比较晕，好多厂家的定义不同，比较愤愤。
tcom已经讲过
/ t( J1 T5 @4 ]% K# GTlayout由于终了参考点的不同进而冒出了几种不同的情形。

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! z2 I8 K4 |9 B, Z太晚了，要睡觉了，有空接着侃
5 S2 ^5 }9 |( l5 Z
[ 本帖最后由 forevercgh 于 2008-5-15 20:38 编辑 ]