用verilog写计数器，为什么输出一直是0？

TheWorld · 发表于 2020-6-1 20:12

EDA365欢迎您登录！

您需要登录才可以下载或查看，没有帐号？注册

x

本帖最后由 TheWorld 于 2020-6-1 20:13 编辑

`timescale 1ps / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 2020/05/21 21:24:26
// Design Name:
// Module Name: counter
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//////////////////////////////////////////////////////////////////////////////////
module counter(
input [3:0] data_in,
input load,
input [1:0] mod_sel,
input dir_sel,
input en,
input rst,
input clk,
// output reg [3:0] out,
output reg [3:0] data);
// reg [3:0] init;
reg clr;
always@(posedge clk)
begin
if(rst || clr)
begin
data<=4'b0000;
end
else
begin
if(en)
begin
//out<=data;
case({mod_sel,dir_sel}) //use mod_sel to select mod
001: //mod 8, increase
begin
if(data<=4'b0110)
begin
data<=data+1;
end
else
begin
data<=0;
end
end
000: //mod 8, decrease
begin
if(data>4'b000)
begin
data<=data-1;
end
else
begin
data<=4'b0111;
end
end
011: //mod 10, increase
begin
if(data<=4'b1000)
begin
data<=data+1;
end
else
begin
data<=0;
end
end
010: //mod 10, decrease
begin
if(data>4'b0000)
begin
data<=data-1;
end
else
begin
data<=4'b1001;
end
end
101: //mod 16, increase
begin
if(data<=4'b1110)
begin
data<=data+1;
end
else
begin
data<=0;
end
end
100: //mod 16, decrease
begin
if(data>4'b0000)
begin
data<=data-1;
end
else
begin
data<=4'b1110;
end
end
default: //avoid mistakes in default case
begin
data<=4'b0000;
end
endcase
// out<=data;
end
else
data<=4'b0000;
end
end
always@(posedge clr)
begin
if(load==1)
data<=data_in;
else
data<=4'b0000;
end //load initial value
always@(mod_sel[0] or mod_sel[1])
begin
clr<=1'b1;
end //reset when the mod is reset
endmodule
I3 K# U3 H1 g

bookbook · 发表于 2020-6-1 20:13

问题不好解答，因为需求不明确。
//------------------------
01.Line38~Line135：对data第一次赋值
02.Line137~Line143：对data第二次赋值
这两次赋值以哪次为准？还是不同的变量赋值？这勉强算语法错误了。
感觉，只能说感觉，想配置一个计数器，在不同mode下实现递增/递减功能。

//------------------------
先解决上述语法问题。
再解决Line137~Line148的赋值问题，一般事件触发使用阻塞赋值语句，而你用的非阻塞复制（依赖于时序）。

TheWorld · 发表于 2020-6-1 20:14

bookbook 发表于 2020-6-1 20:13+ Y! t Q9 r$ U; \9 o& F; t, d2 }
问题不好解答，因为需求不明确。
2 f5 K* R' G/ ]; _# Z: [2 i//------------------------" c: ~8 s% B. H& }3 V$ _
01.Line38~Line135：对data第一次赋值

是想配置一个计数器，不同模值下加减，可以赋初值。但是第一次赋值和第二次赋值的时间不一样，一次是随时钟加减，一次是load初值，这样有问题吗？仿真出来data一直是0

帐号		自动登录	找回密码
密码			注册

用verilog写计数器，为什么输出一直是0？

EDA365欢迎您登录！

点评

推荐内容 /1