用verilog如何动态指定寄存器的位置？

Uqzalq

reg [63:0]A;

reg [1023:0]SaveA_1;

reg [3:0] counter=0;

SaveA_1[(counter+1)*64-1:counter*64]<=A[63:0];

想用counter变量来指定寄存器的位置，结果显示错误如下：

[Synth 8-1002] counter is not a constant ["D:/vivadoworkspace/project_2/project_2.srcs/sources_1/new/matri16.v":88]

3 M; w5 ?9 D! `, g8 L" {' V4 H

该怎么办？

9 V/ L7 J) y; n5 \2 P; o

regngfpcb

这是啥呀？

Uqzalq

regngfpcb 发表于 2020-5-20 14:37
这是啥呀？

' h. Z1 S" q% D6 r我觉得描述的很清楚啊
+ L( J) u/ ?! V. u- i

NNNei256

不太懂，顶一个