FPGA采集百兆高速信号方式

swww2212

比较器将网线传输过来的差分信号转为单端信号，该信号时钟频率为100M，电平标准能满足FPGA的输入电平标准，波形质量尚可。
单端信号直接连接到FPGA，现在如果想用FPGA直接采集，应该怎么处理呢，是当作异步信号直接打拍吗，过采样的话时钟频率不够。
. ^/ J3 `3 }) b& O/ j时钟恢复目前来不及实现。
9 U; n# A% d1 X' ?" z/ c

zhishide7

网线是差分信号，FPGA有对应的IP核（SGMII）来处理。收发的处理过程属于加串/解串，即serdes信号处理。IP核处理完成后变成Verilog可以处理的信号0/1.
7 B  o& e4 m% `, N
, y1 X7 U' _( {- |$ hGTX/SRIO/AURORA/PCIE/SGMII/MIPI等，都属于serdes信号。信号加串后，其通信速率800Mbps~nGbps，它不能通过普通IO口处理，必须通过serdes专用引脚处理。你说的100MHz是它的参考时钟，内部有锁相环倍频。

8 {" w9 C7 K( ]0 O3 T& }serdes信号编码有多种格式，常见8b/10b（低速）~128b/130b（高速）。

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zhishide7 发表于 2020-5-14 18:15
网线是差分信号，FPGA有对应的IP核（SGMII）来处理。收发的处理过程属于加串/解串，即serdes信号处理。IP核 ...

9 P$ c1 m' I  X: A* r不采用任何IP核。。。。
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swww2212

zhishide7 发表于 2020-5-14 18:15
网线是差分信号，FPGA有对应的IP核（SGMII）来处理。收发的处理过程属于加串/解串，即serdes信号处理。IP核 ...

网线上传输的就是100Mbps的信号，网线上传输的是FPGA直接控制的差分信号。接收端通过阻抗匹配，在比较器输出端恢复出单端信号，需要对这个单端信号进行采样
( O. D/ S" I, W7 R6 ~

zhishide7

swww2212 发表于 2020-5-14 18:16
网线上传输的就是100Mbps的信号，网线上传输的是FPGA直接控制的差分信号。接收端通过阻抗匹配，在比较器 ...

好吧