Verilog新手求助

IC老和尚

写了一个状态机的小程序，但编译的时候出现的错误我实在是看不出哪里有问题C:\Users\97418\Desktop\微信截图_20200501151418.png
系统报错
+ \) {) t1 B) }+ ^8 W* |/ F
代码

8 q$ I2 j& |2 P7 E; d
' {! C: z4 \; R' Z. A" \8 f

Avenger

next_state=***有问题
应该是next_state<= ***

huyahu586

  f$ J0 \1 H0 _case分支中，需要要begin end包裹起来。因此改成
/ s4 R0 t9 ?1 a8 A1 H5 F* Mbegin
0 M, }1 ]* ]" C* O0 Y  R& _3 E1 z) `next_state=xxx;
outc<=xxx;
: E8 f" [: I+ b7 D' foutd<=xxx;
end

huyahu586

楼上的这两位太厉害了

zhishide7

都改了再试试

232wwwws

楼主解决了吗？