cy68013数据传输不稳定，求解！！！

lilino

大神们，
    问题描述：
    1 、原理图参照黑金的板子设计。FPGA+68013采集ADC数据，音频数据（192Khz采样率，1Khz波形，32bit，双声道），数据量不大。
   2、PCM接口采集1Khz的波形，送到FIFO，再到68013，最终送到PC处理绘制出1Khz波形。 持续采集时，会出现多数据的现象。（如附件图示。）     3、68013晶振用的24Mhz 10ppm，12pF电容，示波器上看波形还算正常。IFCLK输出48Mhz频率到FPGA。（FPGA侧接SRCC n脚，设置约束后可以使用）。
    4、FPGA板载50Mhz晶振，经过两级PLL，50Mhz--->48Mhz--->24.576Mhz(音频所需)。
/ D1 r( G: ~( B/ s5 {9 E7 j/ u0 {    5、PCM 接口MCLK=24.576Mhz，BICK=12.288Mhz，LRCK=192Khz，FIFO写侧时钟用BICK，读侧时钟用IFCLK。
    求解，有哪些点可以排查此问题？ （PS：异常点通常在采集十几万个数据或者几十万个数据才会出现）
  A3 k+ y# L* \( T6 _

IC老和尚

问题：FPGA中pkt_end处理不合理导致的。
解决方法：不提供pkt_end信号，pkt_end一直给HIGH，数据以512字节为单位发送，不够512字节的补零。只要填满68013内的fifo，上位机就可以读取到数据。

Avenger

持续采集时，会出现多数据的现象。

huyahu586

68013晶振用的24Mhz 10ppm，12pF电容，示波器上看波形还算正常。

zhishide7

FIFO写侧时钟用BICK，读侧时钟用IFCLK。

232wwwws

示波器上看波形还算正常，但是为什么呢