求教FPGA时序约束问题与输入信号以及PLL输出Slack为负该如何解决？

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CRI TI CAL警告：未确切引脚位置分配（个），77个销80个销总

        信息：引脚addr_monitor [0]未分配给设备上的确切位置

        信息：引脚addr_monitor [2]未分配给设备上的确切位置

        信息：引脚addr_monitor [4]未分配给设备上的确切位置

        信息：引脚addr_monitor [6]未分配给设备上的确切位置

        信息：引脚addr_monitor [8]未分配给设备上的确切位置

        信息：引脚addr_monitor [10]未分配给设备上的确切位置

        信息：引脚addr_monitor [12]未分配给设备上的确切位置

        信息：引脚data_out [0]未分配给设备上的确切位置

        信息：引脚数据_输出[2]未分配给设备上的确切位置

        信息：引脚data_out [4]未分配给设备上的确切位置

        信息：引脚data_out [6]未分配给设备上的确切位置

        信息：引脚max [0]未分配给设备上的确切位置

        信息：最大引脚数[2]未分配给设备上的确切位置

        信息：最大引脚数[4]未分配给设备上的确切位置

        信息：最大引脚数[6]未分配给设备上的确切位置

        信息：最大引脚数[8]未分配给设备上的确切位置

        信息：最大引脚数[10]未分配给设备上的确切位置

        信息：最大引脚数[12]未分配给设备上的确切位置

        信息：最大引脚数[14]未分配给设备上的确切位置

        信息：最大引脚数[16]未分配给设备上的确切位置

        信息：最大引脚数[18]未分配给设备上的确切位置

        信息：最大引脚数[20]未分配给设备上的确切位置

        信息：最大引脚数[22]未分配给设备上的确切位置

        信息：最大引脚数[24]未分配给设备上的确切位置

        信息：最大引脚数[26]未分配给设备上的确切位置

        信息：最大引脚数[28]未分配给设备上的确切位置

        信息：最大引脚数[30]未分配给设备上的确切位置

        信息：最大引脚数[32]未分配给设备上的确切位置

        信息：最大引脚数[34]未分配给设备上的确切位置

        信息：最大引脚数[36]未分配给设备上的确切位置

        信息：最大引脚数[38]未分配给设备上的确切位置

        信息：最大引脚数[40]未分配给设备上的确切位置

        信息：最大引脚数[42]未分配给设备上的确切位置

        信息：最大引脚数[44]未分配给设备上的确切位置

        信息：最大引脚数[46]未分配给设备上的确切位置

        信息：最大引脚数[48]未分配给设备上的确切位置

        信息：最大引脚数[50]未分配给设备上的确切位置

        信息：引脚QUAN_SIG [0]未分配给设备上的确切位置

        信息：引脚stat_finish未分配给设备上的确切位置

        信息：引脚addr_monitor [1]未分配给设备上的确切位置

        信息：引脚addr_monitor [3]未分配给设备上的确切位置

        信息：引脚addr_monitor [5]未分配给设备上的确切位置

        信息：引脚addr_monitor [7]未分配给设备上的确切位置

        信息：引脚addr_monitor [9]未分配给设备上的确切位置

        信息：引脚addr_monitor [11]未分配给设备上的确切位置

        信息：引脚addr_monitor [13]未分配给设备上的确切位置

        信息：引脚data_out [1]未分配给设备上的确切位置

        信息：引脚data_out [3]未分配给设备上的确切位置

        信息：引脚data_out [5]未分配给设备上的确切位置

        信息：引脚data_out [7]未分配给设备上的确切位置

        信息：最大引脚数[1]未分配给设备上的确切位置

        信息：最大引脚数[3]未分配给设备上的确切位置

        信息：最大引脚数[5]未分配给设备上的确切位置

        信息：最大引脚数[7]未分配给设备上的确切位置

        信息：最大引脚数[9]未分配给设备上的确切位置

        信息：最大引脚数[11]未分配给设备上的确切位置

        信息：最大引脚数[13]未分配给设备上的确切位置

        信息：最大引脚数[15]未分配给设备上的确切位置

        信息：最大引脚数[17]未分配给设备上的确切位置

        信息：最大引脚数[19]未分配给设备上的确切位置

        信息：最大引脚数[21]未分配给设备上的确切位置

        信息：最大引脚数[23]未分配给设备上的确切位置

        信息：最大引脚数[25]未分配给设备上的确切位置

        信息：最大引脚数[27]未分配给设备上的确切位置

        信息：最大引脚数[29]未分配给设备上的确切位置

        信息：最大引脚数[31]未分配给设备上的确切位置

        信息：最大引脚数[33]未分配给设备上的确切位置

        信息：最大引脚数[35]未分配给设备上的确切位置

        信息：最大引脚数[37]未分配给设备上的确切位置

        信息：最大引脚数[39]未分配给设备上的确切位置

        信息：最大引脚数[41]未分配给设备上的确切位置

        信息：最大引脚数[43]未分配给设备上的确切位置

        信息：最大引脚数[45]未分配给设备上的确切位置

        信息：最大引脚数[47]未分配给设备上的确切位置

        信息：最大引脚数[49]未分配给设备上的确切位置

        信息：最大引脚数[51]未分配给设备上的确切位置

        信息：引脚QUAN_SIG [1]未分配给设备上的确切位置

        严重警告：从pll_20MHz_inst | altpll_component | auto_generated | pll1 | clk [0]（上升）到pll_20MHz_inst | altpll_component | auto_Generated | pll1 | clk [0]（上升）（设置并保持）

        严重警告：从pll_20MHz_inst | altpll_component | auto_generated | pll1 | clk [1]（上升）到pll_20MHz_inst | altpll_component | auto_Generated | pll1 | clk [0]（上升）（设置并保持）

        严重警告：从pll_20MHz_inst | altpll_component | auto_generated | pll1 | clk [0]（上升）到pll_20MHz_inst | altpll_component | auto_Generated | pll1 | clk [1]（上升）（设置并保持）

严重警告：以下时钟传输未分配时钟不确定性。为了获得更准确的结果，请应用时钟不确定性分配或使用derive_clock_uncertainty命令。

        严重警告：从pll_20MHz_inst | altpll_component | auto_generated | pll1 | clk [0]（下降）到pll_20MHz_inst | altpll_component | auto_generated | pll1 | clk [0]（上升）（设置并保持）

        严重警告：从pll_20MHz_inst | altpll_component | auto_generated | pll1 | clk [1]（下降）到pll_20MHz_inst | altpll_component | auto_Generated | pll1 | clk [0]（上升）（设置并保持）

        严重警告：从pll_20MHz_inst | altpll_component | auto_generated | pll1 | clk [1]（上升）到pll_20MHz_inst | altpll_component | auto_Generated | pll1 | clk [1]（上升）（设置并保持）

        严重警告：从pll_20MHz_inst | altpll_component | auto_generated | pll1 | clk [0]（下降）到pll_20MHz_inst | altpll_component | auto_generated | pll1 | clk [0]（上升）（设置并保持）

        严重警告：从pll_20MHz_inst | altpll_component | auto_generated | pll1 | clk [1]（下降）到pll_20MHz_inst | altpll_component | auto_Generated | pll1 | clk [0]（上升）（设置并保持）

        严重警告：从pll_20MHz_inst | altpll_component | auto_generated | pll1 | clk [1]（上升）到pll_20MHz_inst | altpll_component | auto_Generated | pll1 | clk [1]（上升）（设置并保持）

严重警告：以下时钟传输未分配时钟不确定性。为了获得更准确的结果，请应用时钟不确定性分配或使用derive_clock_uncertainty命令。

        严重警告：从pll_20MHz_inst | altpll_component | auto_generated | pll1 | clk [0]（下降）到pll_20MHz_inst | altpll_component | auto_generated | pll1 | clk [0]（上升）（设置并保持）

        严重警告：从pll_20MHz_inst | altpll_component | auto_generated | pll1 | clk [1]（下降）到pll_20MHz_inst | altpll_component | auto_Generated | pll1 | clk [0]（上升）（设置并保持）

        严重警告：从pll_20MHz_inst | altpll_component | auto_generated | pll1 | clk [1]（上升）到pll_20MHz_inst | altpll_component | auto_Generated | pll1 | clk [1]（上升）（设置并保持）

        严重警告：从pll_20MHz_inst | altpll_component | auto_generated | pll1 | clk [0]（下降）到pll_20MHz_inst | altpll_component | auto_generated | pll1 | clk [0]（上升）（设置并保持）

        严重警告：从pll_20MHz_inst | altpll_component | auto_generated | pll1 | clk [1]（下降）到pll_20MHz_inst | altpll_component | auto_Generated | pll1 | clk [0]（上升）（设置并保持）

        严重警告：从pll_20MHz_inst | altpll_component | auto_generated | pll1 | clk [1]（上升）到pll_20MHz_inst | altpll_component | auto_Generated | pll1 | clk [1]（上升）（设置并保持）

严重警告：以下时钟传输未分配时钟不确定性。为了获得更准确的结果，请应用时钟不确定性分配或使用derive_clock_uncertainty命令。

        严重警告：从pll_20MHz_inst | altpll_component | auto_generated | pll1 | clk [0]（下降）到pll_20MHz_inst | altpll_component | auto_generated | pll1 | clk [0]（上升）（设置并保持）

        严重警告：从pll_20MHz_inst | altpll_component | auto_generated | pll1 | clk [1]（下降）到pll_20MHz_inst | altpll_component | auto_Generated | pll1 | clk [0]（上升）（设置并保持）

        严重警告：从pll_20MHz_inst | altpll_component | auto_generated | pll1 | clk [1]（上升）到pll_20MHz_inst | altpll_component | auto_Generated | pll1 | clk [1]（上升）（设置并保持）

        严重警告：从pll_20MHz_inst | altpll_component | auto_generated | pll1 | clk [0]（下降）到pll_20MHz_inst | altpll_component | auto_generated | pll1 | clk [0]（上升）（设置并保持）

        严重警告：从pll_20MHz_inst | altpll_component | auto_generated | pll1 | clk [1]（下降）到pll_20MHz_inst | altpll_component | auto_Generated | pll1 | clk [0]（上升）（设置并保持）

        严重警告：从pll_20MHz_inst | altpll_component | auto_generated | pll1 | clk [1]（上升）到pll_20MHz_inst | altpll_component | auto_Generated | pll1 | clk [1]（上升）（设置并保持）

严重警告：不符合时序要求

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引脚分配未完成，由此导致严重警告。

wiusuiwj

.理论上讲，程序可以加载并运行（掩耳盗铃的方式，忽略警告）。

winushej

对于时序不满足要求的情况，建议尝试一下如下方式：即针对相位进行微调，调整数值和你设置的频率相关。

wiusuiwj

了获得更准确的结果，用时钟不确定性分配或使用derive_clock_uncertainty命令。

swww2212

还有一种正规方式，分析时序报告，查看哪里不符合设计规范进行更改，如果还有警告，在* .sdc中加入时序优化指令（不是忽略指令）。

Avenger

为了获得更准确的结果，请应用时钟不确定性分配或使用

232wwwws

即针对相位进行微调，调整数值和你设置的频率相关。