基于FPGA的RISC微处理器的设计与实现

Dzlnren · 发表于 2020-4-22 10:28

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20世纪80年代初兴起的RISC技术一直是计算机发展的主流，RISC微处理器的一些基本理论则是计算机领域的重要基础常识，但具体实现仍有难度。电子设计自动化(Electronic Design Automation，简称EDA)是现代电子设计的核心技术。利用EDA技术进行电子系统设计的主要目标是完成专用集成电路(ASIC)的设计，而现场可编程门阵列(FPGA)和复杂可编程逻辑器件(cpld)是实现这一途径的主流器件。现场可编程通用门阵列(Field Program mableGateArray，简称FPGA)的内部具有丰富的可编程资源。FPGA外部连线很少、电路简单、便于控制。FPGA目前已达千万门标记(10million-gatemark)，速度可达200～400MHz。本文介绍了一种基于FPGA技术用VHDL(VHSICHardw are Description Language)语言实现的8位RISC微处理器，并给出了仿真综合结果。

微处理器功能、组成及指令集

本文设计的RISC微处理器遵循了RISC机器的一般原则：指令条数少而高效、指令长度固定、寻址方式不超过两种、大量采用寄存器、为提高指令执行速度、指令的解释采用硬联线控制等等。

RISC微处理器的功能和组成

微处理器是整个计算机系统的核心，它具有如下基本功能：指令控制、操作控制、时间控制、数据加工。本文设计的微处理器主要由控制器、运算器和寄存器组成，还包括程序计数器、译码器等一些其他的必要逻辑部件。控制器是发布命令的“决策机构”，即完成协调和指挥整个计算机系统的操作。相对于控制器而言，运算器接受控制器的命令而进行动作，即运算器所进行的全部操作都是由控制器发出的控制信号来指挥的，所以它是执行部件。存储器是记忆设备，存储单元长度是8位，用来存放程序和数据。

微处理器的指令集

微处理器的指令长度为16位定长，每条指令占两个存储单元，寻址方式仅有立即寻址、直接寻址两种。该RISC微处理器选取了使用频度较高的8种指令LDA、STO、JMP、ADD、AND、XOR、SKZ、HLT等。指令操作码占用指令字的高4位，预留了空间，便于以后指令集的扩展。指令周期是由8个时钟组成，每个时钟都要完成固定的操作。部分典型指令的操作流程图如图1所示。

关键模块的设计

RISC微处理器是一个复杂的数字逻辑电路，但其基本部件的逻辑并不复杂，可以把它分为时钟产生器、指令寄存器、累加器、算术逻辑单元、数据控制器、状态控制器、程序计数器、地址多路器等单元来考虑。在硬件验证时还需要建立一些如ROM/RAM和地址译码器等必要的外围器件。以下是几个关键模块的设计。

时钟产生器的设计

时钟产生器Pulse产生的电路如图2所示，计算机的协调动作需要时间标志，它用时序信号体现，时钟产生器正是产生这些时序信号的器件。图2中时钟产生器利用外来时钟信号clk产生一系列时钟信号clk1，fetch，aluclk等，并送往微处理器的其他部件。rst控制着微处理器的复位和启动操作，当rst一进入高电平，微处理器就结束现行操作，并且只要rst停留在高电平状态，微处理器就维持复位状态。rst回到低电平后在接着到来的fetch上升沿启动微处理器开始工作。

由于时钟产生器对微处理器各种操作实施时间上的控制，所以其性能好坏从根本上决定了整个微处理器的运行质量。本设计采用的同步状态机的设计方法，使得clk1，fetch，alu_clk在跳变时间同步性能上有显著提升，为整个系统性能的提高打下良好的基础。

状态控制器的设计

状态控制器的电路图如图3所示。从实现的途径看，RISC微处理器与一般的微处理器的不同之处在于，它的时序控制信号的形成部件是用硬布线逻辑实现而不是采用微程序控制。由于器件本身设计比较复杂，且对各个控制信号的时序有严格要求，所以其VHDL程序用有限状态机FSM来实现。

结构体程序如下：

architecturertlofstatctlis

typemystateis(st0，st1，st2，st3，st4，st5，st6，st7)；

signalcurstate：mystate；

begin

process(clk1，ena)

begin

iffallingedge(clk1)　then

if(ena=’0’)then
9 p; v1 A6 n5 W3 P, P2 B# y$ g3 c5 [/ V
curstate<=st0；　incpc<=’0’；# x6 i7 j! R7 j
　' v, m" N) T+ D  G# f
load_acc<=’0’；　loadpc<=’0’；　/ [- a  S8 n5 M' p; `6 j/ }
( s$ M2 h3 Z$ G3 j, X6 S3 k+ l  s
rd<=’0’；　wr<=’0’；　loadir<=’0’；　/ K9 f$ r$ r. k6 U+ Z+ I3 x; f# H9 [

! L: o! S( G2 h0 w; odatactlena<=’0’；　halt<=’0’；  a8 e2 B* G5 H

. v) S7 C' u) ^else$ a' ^+ F: @8 ]7 ~
+ |& Y) Y1 D: |2 C
case　curstate　is
5 |% ]; s2 \* k' g4 D, G
2 `  r% S# V* ]when　st0　=>......# g* m- a% q/ ]1 z6 N9 \7 \. b; K
7 @1 u% H5 f+ ]
when　st1　=>......7 `7 d, Z8 ]! P( z

7 n" j2 \% A. x1 i' |% xwhen　st2　=>......
) p/ f* K# E3 m  M6 t7 l/ L; P/ W2 K3 U# P, ]
when　st3　=>cur_state<=st4；
# [9 K: S! B, o' \; r4 [* _
2 v8 S+ {% O2 g6 zif(opcode=hlt)then......8 O; l# @7 A( D( r5 b' I3 c: l( p
& {) p2 i( Q3 d- e- V4 f
else......& k( n) U( d5 X6 n- K3 h. d

' s( ]1 J3 H: I% ywhenst4=>curstate<=st5；
2 v0 u. [  `8 s% T/ o+ h0 [" X. Y: I
# {- r# Q! e! Y% Fif(opcode=jmp)then......  S8 h& t' i# ?
8 p0 I- j, z( b
elsif(opcode=addoropcode=ann
, N- P. y1 q; N7 o. G7 O9 U) i( w0 }
oropcode=xoooropcode=lda)then
/ @' \- a8 j2 s0 {
5 _+ s( a8 R6 ]% p+ helsif(opcode=sto)then...else...$ k* S% ]2 j4 Q$ ^9 K! l  f! b
* y1 m0 s2 y, I
when　st5　=>curstate<=st6；9 D" x$ M$ v! H. O" {& j/ h) V  b2 t+ N

$ j  u9 T0 C- a& _  |if(opcode=addoropcode=annor% S3 ^# F$ b- d: B. J! f
* U/ p5 W3 j- Z! h" j4 l' n9 B# z4 }
opcode=xoooropcode=lda)　
' B8 V+ s% w- N" R# I8 u" }4 k2 b4 P9 a: v* f
then......: ]& i0 e" v! x

1 Z, ]; t7 c6 b6 C, E! `8 x6 ]elsif(opcode=skzandzero=’1’)
0 S# N( ]5 z% i- ~! J; V6 J6 X% J8 n. l- _$ i8 S
then......% ]' Z/ [  k7 d7 k+ b6 X8 T) i

  f8 u' Z+ |9 e9 M0 Helsif(opcode=jmp)　then......6 }! z) u' Y! Z) E
- m* X' m6 o1 S) N
elsif(opcode=sto)　then......' f  A( \8 W9 _( d

+ M) E" F2 H0 N: j9 i' s$ N. helse....... E# O/ M3 X5 I6 ^

7 _& \8 d3 O- m  o0 }/ o7 qwhen　st6　=>curstate<=st7；
1 R+ `6 T' {9 o( p# ^! `/ K5 N& l( I7 t3 r3 S2 z
if(opcode=sto)then....... d1 ^/ ~  z- b) d3 x9 _( Z' R
1 \9 g) o! H5 Z
elsif(opcode=addoropcode=ann
( Q$ W; E. T2 E' B. E( f4 E/ l2 {2 X& Y1 C3 K. y
oropcode=xoooropcode=lda)　3 l8 v4 o# U0 {# j9 V

; x! n- \4 ]9 G: R$ othen......
# u. ~/ K6 `8 u6 C& O% {% ^* Y' B; i7 z# x2 Y; I1 o$ J$ ?! Q( @$ j
else......
+ F5 z. O5 P4 p2 p7 ]( p5 \/ C" w1 {: _8 K2 R1 J( ?% g
when　st7　=>curstate<=st0；
* }" \; @3 T0 O- i7 f5 c& X. G0 G
if(opcode=skzandzero=’1’)then......
- X1 Q4 x4 h6 w3 N3 p9 _: x! b( F+ _7 G! \: V
else......" w9 I7 s0 E6 s
/ a  k8 T1 R; p8 s1 H
when　others=>......7 I+ W7 e' E; `0 N# R; d3 O

7 e1 }7 B3 Q8 c  dendcase；3 A' W4 f# c3 ^* ~6 \) Y8 e

/ e7 t+ w2 p' q7 cendif；6 b/ F7 c5 g- `
, Z1 {$ O5 @  E; V' W% b
endif；
0 U0 Z! D) _! g% \& V- C# g* p# b# U+ K" k5 Y) u
endprocess；
; b- {( X$ J+ o- j) }
, b+ y& F( F6 k/ _" V) v1 K- H1 {, Tendrtl；

算术逻辑单元ALU的设计

ALU是绝大多数指令必须经过的单元，所有的运算都在算术逻辑单元ALU进行。ALU接受指令寄存器IR送来的4位指令操作码，根据不同的指令，ALU在信号alu_clk的正跳变沿触发下完成各种算术逻辑运算。微处理器各部件结构如图4所示。

软件综合与仿真和硬件实现

微处理器的软件综合与仿真

该微处理器设计共有11个基本模块，除前文分析的3个模块外，还有指令寄存器IR、累加器ACC、程序计数器PC、简单的存储器ROM/RAM、地址多路器ADDR等模块。所有的模块采用Quartus4.2单独综合，并调试通过，且都生成有单独的*.bsf文件，最后创建一个顶层文件top.bdf，把所有基本模块的bsf文件连接成如图4的形式。做完顶层设计后，采用Quartus4.2进行综合与仿真。系统仿真的部分结果如图5所示，从图5可以看出，存放在存储器不同地址中的2个操作数3CH(00111100)和18H(00011000)相异或时，结果24H(00100100)在信号wr的上升沿触发下存入存储器中。我们可清楚地看到每条指令都是在一个指令周期中完成。数据总线data上记录着指令的运行情况，同时也可看到空闲时其呈高阻状态。

主要的程序如下：

地址　机器代码　汇编语言源程序
- q) z, m2 ^6 p6 n- d7 N# ]$ }9 Z% p+ U/ V+ x5 j
00　11000000　JMP　L1　；L1->PC) a, [$ [  x0 r% `% L" x# l

8 B4 [( Z$ s) b# Z  \6 U- a' t' W01　00000100
- L( E' N- m; S+ W1 t' i3 ~; g: F  i) f( s) G0 z) A& o1 r& G
04　10100000　LDA　R2　；(0E)->R28 c) f  A) d  k7 h3 D

6 ~; W: V# l7 _8 h* h9 k" d05　00001110  s% E9 J" D$ h/ u/ B4 ]9 S
9 M2 T' m. ]& y# q, R  G
06　10000000　XORR1，R2；(R1)xor(R2)- >(R1)
- q: Q+ v5 d5 ~$ q( e* u4 X. G% b4 E3 q; ]
07　000011115 [* N3 [, d! f+ `
$ c1 [$ S$ h3 r- i+ \3 z: P
08　11000001　STO　　　；(R1)->(0F)* V8 E' B$ k' e3 I$ p, U1 P, g

1 v- l  y- E) Y; @! x0A　00000000　HLT　　　；stop
6 o1 ]6 V5 Q7 X+ D; w- D8 @/ x
. ~% J5 y% v( |) D0B　00000000
) L+ d* r+ G( D3 N, i1 L1 n
- `! |. W0 t. M3 v- K1 h0E　00111100: L4 E% s0 A1 }5 x: q8 z0 M9 i* c8 ]

# Q* J6 `4 M8 r+ R% c0 O; W0F　00011000
( h$ |$ O7 \& o1 i2 u' m9 o% f! O6 v8 t3 O& t
微处理器的硬件实现

基于FPGA的RISC微处理器的最终硬件验证在杭州康芯公司生产的GW48EDA系统上进行。前面的仿真结果确认无误后，选用GW48EDA系统的电路模式No.5，查阅此系统的引脚对照表锁定各引脚，之后需重新编译一次，以便把引脚锁定信息编译进编程下载文件。最后把编译好的top.sof文件对目标器件FPGA下载，得到满足设计要求的芯片。本设计的载体选用Altera公司的Cyclone系列FPGA器件EP1C6Q240C6，硬件验证结果表明，该RISC微处理器时钟频率为23.02MHz，其功能完全达到设计要求。

结束语

本文基于FPGA的微处理器具备了RISC微处理器的基本功能，而且其容易优化升级。该微处理器不仅可作为一个模块用于片上系统的设计，而且也充分展示了使用FPGA和VHDL进行EDA数字系统设计的优越性，具有实用价值。

wdsdswwaaa · 发表于 2020-4-22 10:46

指令条数少而高效、指令长度固定、寻址方式不超过两种、大量采用寄存器、为提高指令执行速度、指令的解释采用硬联线控制等等。

llljjjkkk · 发表于 2020-5-7 11:32

不错的帖子，值得参考

雷北城 · 发表于 2020-5-10 16:20

学习了，谢谢分享！

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基于FPGA的RISC微处理器的设计与实现

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