SDH中E1接口分接复用器VHDL设计及FPGA实现

sss71771 · 发表于 2020-4-14 14:38

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摘要：介绍了SDH系统中的接口电路--数字分接复用器的VHDL设计及FPGA实现。该分接复用器电路用纯数字同步方式实现，可完成SDH系统接口电路中7路(可扩展为N路)E1数据流的分接和复用。该设计显示了用高级硬件描述语言VHDL及状态转移图作为输入法的新型电路设计方法的优越性。
& a9 g4 d( u! k: w% }8 ~. }5 `, }关键词：分接复用器、状态转移图、VHDL FPGA

为扩大数字通信系统的传输容量，信道上的信号都是在发送端分接，在接收端复接。在通信接口电路中能完成这一功能的电路就叫作分接复用器。
/ z- F& c7 x2 J+ f' i6 e8 v该分接复用器提供了标准的E1接口可供SDH系统方便使用。在点到点通信时，采用该分接复用器可以使系统速率提高到N(N为1、2、3等)倍E1速率以上。当用户需求速率超过E1速率但又达不到34.368Mbps的VC-3速率时，一个好的方法就是采用E1分接复用器接口电路。比如以太网通信需要10Mbps的速率时，采用该分接复用器，取N＝７就可实现通信要求。
U4 t6 D8 {. r针对目前国内SDH系统中还没有一个专门的E1分接复用芯片，本文介绍一种用高级硬件描述语言VHDL 及状态转移图完成该分接复用器的设计的新型设计方法及其FPGA实现。并给出了用XiliNx FouNdatioN tools EDA软件设计的电路仿真波形及SpartaN XCS30XL完成FPGA实现的结果。

1 数字分接复用器结构原理

本数字分接复用器的功能是：在发送端把12Mbps经过编码的有帧结构的EtherNet以太网码流分接为7路标准E1接口速率数据流，SDH设备再把这７路数据映射到155Mbps的速率上去并通过光纤传输到下一个SDH设备；在接收端由SDH设备从155Mbps的数据流中取出７路标准E1速率数据正确恢复为原来的12Mbps的EtherNet以太网码流。
发送端12Mbps有帧结构数据帧间由全1空闲码填充。从数字分接复用器发送端输出的７路E1数据由于传输处理过程中路由不同，必然会造成7 路E1数据在传输过程中的各路时延不一致，这就使得各路数据不同步。在设计中如何在接收端使得7路E1数据同步，从而正确恢复原发送端的12Mbps数据就成了一个难题。针对这一问题制定出了如下的解决方案。

1.1 数字分接器原理框图及说明

如图1所示，把数字分接器从总体上划分为：时钟产生、帧头/帧尾检测、串并变换、固定插零、FIFO插入SYNC五个模块。在发送端，分接器的时钟产生电路把14Mbps系统时钟XCLK转变为12Mbps时钟，用这一时钟对端口来的12Mbps成帧数据DATAIN做帧头1100010001/帧尾1000000001检测，检测出帧头后再做串/并变换操作，这样就初步完成了分接器的功能。但是，为了使数字复接器能正确复接就需要在分接器输出的7路数据中分别插入同步头SYNC0111111110。为了使数据和插入的SYNC区别开来，须要在7路数据中每隔7bit就固定地插入"0"。这样，就保证了插入的SYNC不会与正常的数据相混淆，从而也使得分接出的7路数据变为标准的E1数据。

1.2 数字复接器原理框图及说明
数字复接器原理框图如图2所示。

与分接器相呼应，可把复接器从总体上划分为：SYNC检测、SYNC扣除、并/串转换、扣除零、帧头/帧尾检测5个模块。
6 {$ T& |8 l, U; w8 a* |在接收端，复接器的SYNC检测模块在7路E1数据流中分别检测出7个SYNC。通过SYNC扣除模块扣除在分接器中插入的SYNC，并使得7路E1数据同步。之后，就可以对这7路E1数据进行并/串转换了。对于转换后的14Mbps数据还需要扣除在分接器中固定插入的零。根据要求对于12Mbps的数据再一次做帧头/帧尾检测以便在两帧数据之间插入全"1"的空闲码。这样就正确恢复出发送端的12Mbps码流。8 T) ?4 o7 [8 j( X9 W" B
在发送端和接收端所有SYNC的处理都用FIFO技术来实现。电路设计采用硬件高级描述语言VHDL和状态机来完成，用FPGA验证实现。为提高电路的可实现性，设计全部采用D触发器和逻辑门来实现，并用综合约束工具来控制FPGA内部电路的路径延时。

2 VHDL语言设计相对于传统设计的优点
% s" _) ^* d4 q8 v! q(1) 采用自顶向下(Top Down)的设计方法
0 Z- x z8 i! M- I7 |- {2 o与传统的系统硬件设计从具体的设计单元开始不同，VHDL设计是从系统的总体要求出发，先进行系统建模仿真，仿真通过后再利用VHDL层次化、结构化及行为化的描述方法将各个模块模型用可实现的VHDL电路描述替换。这对于一个非常大的硬件系统设计从总体上把握设计的可行性是非常重要的。
3 S6 n+ ]& [6 X/ b(2) 采用系统的早期仿真) q! u( Y% p/ _$ \ F3 j1 n
通过对系统建模的早期仿真便于在系统设计的早期发现设计中潜在的问题，与传统的自下而上设计的后期仿真相比可大大缩短系统设计的周期。! S: |5 Q; L0 ]7 d/ e8 i) |! ^
(3) 降低了硬件电路的设计难度+ m( U/ t. S. A% x2 i/ a5 R
不需要象传统的设计方法在设计前就要写出电路的逻辑表达式、真值表及卡诺图化简，VHDL在设计计数器的时候只关心计数器的状态就可以了。这样也大大缩短系统设计的周期。这对于时间效益的现代社会是非常重要的。1 w: [$ P, U) U
(4) VHDL设计文档的灵活性
) s, u* o) K; N8 _% U用VHDL设计硬件电路，主要的设计文件是用VHDL编写的源程序。如果需要也可以利用EDA软件转化为原理图。另外，它资料量小，便于保存，可以方便地被其它设计所利用，可继承性好，在源文件中可方便地加入注释，可读性好。

3 分接复用器的VHDL及状态转移图设计

3.1 分接复用器顶层VHDL建模Top level及系统功能仿真
1 系统发送顶层建模的VHDL端口描述
Library IEEE
Use IEEE.std_logic_1164.all
--引用库说明；
Entity TRAN_TOP is
Port RESET IN STD_LOGIC
--system reset signal
XCLK_IN  IN STD_LOGIC
--14.336MHz input high clock
DATAIN IN STD_LOGIC --12.544MHz input data
CLK12M OUT STD_LOGIC--12.544MHz input clock
READCLK_OUT OUT STD_LOGIC--2.048MHz
Output clock
ROUT OUT STD_LOGIC_VECTOR 6 downto 0
--2.048MHz7route
--output data ；
end TRAN_TOP 
2 系统发送顶层建模的VHDL仿真波形
如图3所示，

送来的10M二进制的一帧数据DATAIN为"1100010001帧头1111111111 11111111111111111111111111111000000001帧尾"。把它分接为7路2M的数据如下：
ROUT0 00111111110插入的SYNC10111110每7bit固定插入'0'10111... 空闲码
ROUT1 00111111110插入的SYNC10111110每7bit固定插入'0'10111... 空闲码
ROUT2 00111111110插入的SYNC01111110每7bit固定插入'0'10111... 空闲码
ROUT3 00111111110插入的ＳＹNＣ01111110每7bit固定插入'0'10111... 空闲码
ROUT4 00111111110插入的ＳＹNＣ01111110每7bit固定插入'0'00111... 空闲码
ROUT5 00111111110插入的ＳＹNＣ11111110每7bit固定插入'0'01111... 空闲码
ROUT6 00111111110插入的ＳＹNＣ01111110每7bit固定插入'0'0 1111... 空闲码
这样，从仿真波形可知电路完成了每帧二进制10Ｍ数据分接为７路2Ｍ数据时在每路2Ｍ数据中插入SYNC 0111111110、每7bit固定插入'0'以及在10Ｍ数据每帧分接完后插入全1空闲码的操作。
3 系统接收顶层建模的VHDL端口描述
Library IEEE
UseIEEE.std_logic_1164.all --引用库说明；
Entity RCV_TOP is
port (RESET IN STD_LOGIC

  M7 d5 x' R  [& i2 K2 |--system reset signal
( `5 u4 h4 A5 T4 {7 p* DXCLK IN STD_LOGIC
6 s7 n$ t; M0 \) D' [9 \( a) }--14.336MHz input high clock
7 T& K3 K1 _9 X9 ?5 a  A* s4 ECLKIN  IN STD_LOGIC_VECTOR 6
% ^  D) M/ x4 Y0 V$ D: BDOWNTO 0 
- t1 n* S9 a0 y% G--2.048MHz 7 rout input clock
- P0 \5 h( B/ P! D' \  BDATAIN IN STD_LOGIC_ VECTOR6/ ]2 E, G# m( o
DOWNTO 0 
$ U0 }6 U, _) j9 t- K7 A-- 2.048MHz 7 rout input data
1 n+ c% N4 f9 @7 h, [CLK_OUT OUT STD_LOGIC- R  t, @  `8 |( G6 N2 [
--12.544MHz output clock+ y5 E/ d3 L, f5 D# F& A: x5 ^6 C! L
DATAOUT OUT STD_LOGIC' E- ^3 ^& |* A/ @4 g
--12.544MHz output data
$ L' v: k$ g  Q+ b
. H; y2 a4 d/ m* X! Z1 a" Oend RCV_TOP
+ t9 `$ n* f+ `& {9 w" \4 系统接收顶层建模的VHDL仿真波形
, L$ u4 Q+ V& r0 d如图4所示

7路包含有SYNC0111111110及每7bit插入'0'的两帧2M数据通过接收系统被正确地复接为10M数据。HEAD_FLAG和END_FLAG分别为复接帧数据的帧头帧尾指示信号。
" k, e, z, V4 J" i. K$ l! g( R这里的7路仿真数据相互之间的延迟不同，其中第DATAIN0延迟最大8bit，通过系统仿真可以证明7路2M数据间的延迟差最大可到125bit，远远超过技术要求的1~6bit。这样，从系统上确保了设计的可行性。
3 g! J' Y& m+ j8 m% m7 ]3 V

3.2 状态转移图设计方法
$ x5 v M4 B" G; K1 ?5 y4 d- y% L为去除毛刺，本设计中的计数器全部采用格雷码计数器。因为格雷码计数器从前一个状态到后一个状态的变化同时只有一位矢量发生状态反转如：对于一个8位计数器它的计数状态变化是：000→001→011→010→110→111→101→100，故对它译码时可以防止竞争冒险现象，从而消除了电路在译码时可能产生的毛刺。对于有大量状态转移的电路，采用状态转换图输入法方便、直观；在FOUNDATION工具中，状态图输入又可以转化为VHDL语言，这又大大提高了电路设计的灵活性。

4 功能仿真、后仿真和FPGA实现. e; S; F) G2 C( @3 y( @ N0 j) z
" I1 J; x) z* J( s C+ v! g
本设计采用自顶向下(top-down)的设计方法。但为确保设计的可行性，对于每一个子模块都进行了功能仿真和后仿真。用foundation 工具做功能仿真时，电路中没有器件延时和线延迟，只能从电路的功能上验证设计的正确性；而后仿真能模拟实际电路中的器件延时和线延时，从而能进一步验证设计在实际工作中的正确性。最后本设计在FPGA上(Xilinx Spartan XCS30TQ144)实现，其工作频率可达到20MHz，并在SDH系统的光纤环网上通过了测试。

5 FPGA验证及问题讨论
' K2 Z" t0 j# c- D9 S(1)FPGA验证时的7路2M数据间的延迟差
& Q6 t# s$ ~3 {1 a5 h! b* T! \为了验证7路数据在传输中有不同延时，分接复用器依然能正常工作，就需要模拟出7路不同的延时来。有三种不同的实现方法来完成：
( I' `; E2 d. o& @2 k3 G& V' [·这7路不同的延时可以在FPGA内部用不同的非门串起来实现；
6 F8 |" Q- J2 r0 L7 @·可以采用74系列器件在FPGA外部完成不同延时的模拟；& h. T5 T3 n, }1 _0 J8 C/ b
·在FPGA内部用不同级数的D触发器来模拟7路不同的延时。$ [) Q7 |: W9 s) B0 U! R
在本设计中采用的是第三种。该方法的好处是易于控制不同路的延时，只要改变不同路中D触发器的级数就可以改变7路不同的延时。, N9 h; T+ }$ B0 \. a1 w6 V0 K
(2)为提高分接复用器的传输效率，可采用不固定插"0"法，例如HDLC中的插"0"法。
6 M' p7 N% Q# P0 @(3)可以通过在综合时进一步加约束来提高分接复用器的工作频率。

本文中的分接复用器为系统通信提供了灵活的速率选择，可根据不同需要，以2Mbps为基数来配置各种数据速率。本设计中采用VHDL输入法及状态图输入法，大大缩短了设计周期，提高了设计的可靠性，并且大大增加了设计的可移植性。该设计的成功表明硬件描述高级语言VHDL是硬件设计的一种十分有效的手段。

232wwwws · 发表于 2020-4-14 15:29

该设计显示了用高级硬件描述语言VHDL及状态转移图作为输入法的新型电路设计方法的优越性。

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