本帖最后由 49886762 于 2010-5-19 14:52 编辑 4 e. B: n/ q. ?* [5 r2 z ' y1 m, ?; d' w* l l3 S& B% |最近开始学modelsim，用的6.5版。* l5 r! r9 \) B
我新建了工程之后，用add to project加入了一个vhdl的文件，但是过不了编译错误是这个 ** Error: F:/LY/ModelSim/Prj1/qq.vhd(2): near "EOF": syntax error3 h \8 e1 ]1 }+ |' g
我新建了几个VHDL文件都是这样，而且查错出来都是在代码的第二行，我导入软件自带的例子也是这样，麻烦大家给我看下这是什么原因
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发表于 2010-5-19 14:50
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