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自从有了67G的矢网，需要测试的板子不知怎的就突然多起来了呢。今天给大家分享一个我们前段时间遇到的测试案例。- j) W, [ l! F$ Z
, q/ ]) e+ G: N, O" G芯片之间有一组高速信号，走线的设计阻抗是100ohm，给到加工的要求是100ohm+/-10%，但由于是打样阶段，对芯片不太放心，客户希望我们能够帮他们挑几片阻抗尽可能的好的板子，先贴两片看看测试情况如何，再决定是否往下继续贴片，毕竟芯片挺贵的。8 W5 J& p8 Z) }) e( c
/ f; F; ?. Q0 E! |, _（我们SI人力也很贵的，好不啦……大家轻易就不要玩这种操作了，会测得老眼昏花、目光呆滞）, V& Z8 W$ D9 T7 I I
这组高速信号一共4对线，先测了三对线，测试结果显示前面三对线阻抗控制得都还不错，trace的差分阻抗在102~104ohm之间。测到最后一对线时，差分阻抗突然掉到4ohm了，这是什么情况？咦~~~有好玩的！（作为SI工程师，千篇一律的好见得多了，反而喜欢偶尔来点不一样的坏，不然生活真的好无趣呐~）7 q0 Q) N$ ~( M9 T* a
客户没有给我们brd文件，不过好在走的是表层微带线，我们这双快瞎掉的眼睛勉强还够用。我们从芯片的pad开始，从头到尾把这对线仔细观察了一番，发现有个地方长得跟别人不一样，明显不平整，有异常凸起的感觉。
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回到前面的测试图，从阻抗的测试结果看是短路的症状，但到底是谁跟谁短路了呢？这个时候都不需要用什么仪器，用最简单的方法进行排查——万用表。我们把差分线中的一根线（假设是P）和GND点了一下：开路；另一根线（N）和GND点一下：开路；P和N点一下：万用表开始尖叫——P和N短路了！
这对差分线中的P和N短路了，我们再看看短路是不是就发生在外观异常处。我们从时间上推算，阻抗跌落到4ohm的位置出现在测试点往后大概250ps的位置，就是4cm左右的位置，刚好就在外观异常处。
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这说明表层的线起皮了，没有牢牢粘在PP上，差分对里的P跑去跟旁边N那根线来了一下亲密接触，就这么一下下，这块板就彻底作死了。
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发表于 2020-4-10 13:08
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