差分时钟信号完整信仿真问题

suven

问题是这样的：差分时钟管脚间连了个无源器件Resister ，当选择CK时，同时把关联的CK#也选上了。
5 P/ B( W* h, [9 S$ }然后用Board Wizard 进信信号的完整性分析时，仿真不出来，报告是：
       NET = DDR2_CLK_0#, SDR_CLK_0#, SDR_CLK_0, DDR2_CLK_0
% Q1 k" ~& T) S* R8 r     ** Warning(Severe) ** Could not analyze SI; DC operating points not valid; check model thresholds
       按照提示检查了模型的阈值是250mvfile:///C:/DOCUME~1/ADMINI~1/LOCALS~1/Temp/msohtml1/01/clip_image001.gif，该IBIS模型是Micron主页下 的MT47H32M16BT-5E。
请问：问题出现在哪里呢，实在没办法，所以上来请教高手！

wang_fc

请问你弄出来了么？我也遇到这个问题了。。。同求高手请教

252631

求解决。

sdody

看附件
ddrsimulation.pdf (517.11 KB, 下载次数: 131)

2011-10-19 00:53 上传

点击文件名下载附件
下载积分: 威望 -5

willyeing

解决没

lhj344512431

差分线中间的跨接电阻要去掉串接属性的