HYperlynx的DDRX向导配置中对slot的配置应该如何合理选择？

mengzhuhao

HYperlynx的DDRX向导配置中对slot的配置应该如何合理选择？
) m' f# O: `3 j  z例如64位位宽的，每32位组合成一个slot
在odt模式选择中会提示slot的是否选择有效或者无效

写周期的时候控制是配置成无效的，那存储器呢？
6 T" K2 M- ~  N# [2 O
看一些ODT推荐配置中 slot的配置里面，rank1与rank2有的都配置成无效，有的其中一个配置成某个模式的ODT

; Y# H* \: i2 B" R6 O$ @# d. B( M读操作的好像slot中的rank1与rank2也是这样

% x$ o7 i, V7 }* b) k  N8 A但是slot好像是一次统一分配？

3 h/ U. o  ^  B2 C1 a从实际应用的角度应该如何处理这些仿真的不同配置，如何选择合适的方式

不知道HYPERLYNX如何进行不同情况下的扫描，只能一个个配置一个个仿真？

. t# L% o) C6 ]4 C0 d例如如果写都配置成odt有效 或者 无效 是不是影响写操作的时序？

: v2 E$ T1 M- X: g+ N3 D% j) h

mengzhuhao

一个rank 如果有ecc的话是不是在slot中就配置5片ddr
$ a9 \* g4 s4 b7 e它们按照情况选择odt打开或者关闭？
, p/ Z  A- g/ _5 ]) t, i. \如果多组slot的话，它们在仿真的时候是并发进行的吗？
& w& m! |1 B9 j, D- B例如一个slot有64位 另一个有slot64位
# w6 ?& H- ]& Z) }( _3 j! z* c& b它的仿真器是不是只能分别读写操作？
+ ?; p2 g5 D* U2 k. B  X2 ?3 O2 z
! z6 {4 F. q$ S不能一个slot在进行读操作，一个slot在进行写操作这样的组合仿真？

mengzhuhao

菊花链的时钟信号发现Vix Mar g in  [ mV] 会出现不pass的问题

( ^$ R# [  h5 H  |例如有一个显示测量的结果- 2 0 6 .1mv


+ X$ S# R* A1 ?: b3 L但是Mo n o t o n ic的列表中又显示pass
这个报告到底是怎么个回事呢？
- N/ ]: i+ ~# B
6 {2 N8 p. X0 P+ b2 B5 l9 c这个应该如何优化处理？

619021485

好好学习

seashell521

楼主 这个咋选择呀 ？我也不知道怎么弄