如何保证FPGA设计可靠性？

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为了FPGA保证设计可靠性, 需要重点关注哪些方面？
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一盆绿箩

1.使用完全同步设计. 异步设计对路径延迟非常敏感, 因此不很可靠. 异步电路的一个例子是使用组合反馈的SR闭锁.  
$ p) z7 P! w: ], E% D5 o0 |  2.绝不使用组合逻辑控制时钟信号. 因为在任何门控制时钟信号上可能产生短时脉冲干扰, 最终导致错误触发flip-flop.