在布SDRAM的时候应该如何处理地址与数据？

superlish

原帖由 szkalwa 于 2008-3-18 12:08 发表
! y% U  K+ N  Y& e: T* ~. h) Y# \

,为什么我看到有的书上写的：
5 K: j( z% k% f/ j9 o- r0 h由于上电时序的原因，因此时钟线长度要大于任何一数据线、地址线或控制线？到底那个是正确的？你没有写错吧！！

4 M7 T" q% ?) g" {9 Q
记得微机上说， 时钟要先到达芯片， 建立个稳定的读写窗口 ，那么数据来时就不会出错。
' _7 w/ W  n/ Q如果数据先于时钟，那么你读写的也许不是第一个数据，而是下一个数据，最坏的情况甚至是当数据都传输完了，你时钟还没来，那就完了、完了。。。。。。。~       
8 f9 Y0 R/ S" [. z7 h) X( P5 H; J
4 c0 ]5 S+ r5 L6 S, M3 w说不对的地方还请斧正

forevercgh

建立时间和保持时间的问题

deant

kan kan

cmos

这个问题的争议的来源，在于没有作信号完整性分析，信号完整性分析是需要时序仿真，在没有仿真数据的情况，一切的争论都是没有意义的。
在layout上可以做到最佳拓扑布线和布局，但最佳拓扑不意味着，能获得最佳时序，因为，你需要等长逻辑等式来调整时序，达到最佳的性能。

: o5 J& R) X% Z2 g9 {- u4 z所以这个问题的答案不在layout这边，是一个永远无法解答的问题。仿真工程师可以给个优化方案，或者硬件工程是给个经验公式，但是没有精确的仿真（5%以内的误差），是无法达到最佳性能的，但很多时候我们只是达到了normal case，高频的稳定性有待商榷。
6 D# C) s2 h4 |# O
1 T; T& F2 W: n$ {此类的芯片，得最佳布局，就是片子,A,B面叠放，器件中间的via是分歧点，所谓1拖2，  再2拖4的分歧点在A面的2个器件中间，这个拓扑的布线和布局，要注意
叠层的对称性，是可复制的。是layout最优化。关于clock，一般要求比地址线和数据线长，因为看沿操作的，在沿到来之前，所以得数据线和地址线最好是准备好的，否则你的setuptime会比较长，会减小你的采样窗口。

amazing555

等长是基于信号的建立时间的需要

wenfang

呵 呵，不错

orchid

那我们拿到一个比较复杂的板子，输出端子比较多（10个以上），采用主芯片及两个次主芯片做，
2 {7 S, v" J  ]$ z* k+ w# Q( P4 i要怎么合理的布局先呢！

, S/ d9 [" Z: q- f  o8 A是不是每个板子画之前都要先做好拓扑结构规划？又是怎么规划呢？

cmos

原帖由 ccddll 于 2008-5-27 14:30 发表


* Q( y) L* w3 j  d  @6 u"关于clock，一般要求比地址线和数据线长"。。。为什么我看所有DDR内存布线规则都要求地址线比CLOCK长？

$ e. w+ B. b' }# |* l$ p5 xclock的信号在芯片内的管脚模型是和data和address不同的，往往clock的drive能力很强的，所谓长短的问题真的没有绝对，我只是说一般情况。你也可以让clock沿先到，然后等待data和address准备好。     那有可能同1个周期内时间不够，那可以等2~3个周期等，再决定读或写操作，时序是芯片的特性，每个芯片的特性是不同的。

所以不同的芯片，所谓等长处理的经验是不能套用的。

creansr

太复杂了，头看晕了。建议能不能结合一个原厂推荐条子的PCB实例，再结合DRAM颗粒的SPEC,具体讲一讲时钟和地址的处理。

kyzone

hao 学习了

wpsghr

虽然看的头大，但我有点喜欢这个论坛了

kljy911

给点实例吧

yun12

等长尽量短 参考GND  一般阻抗在60  不必那么认真   3W 一般为1W   注意时钟县包地

anqi160

时钟线包地会影响到地平面的完整性的，这种问题是要看控制器的参数的，不能一概而论同意cmos达人的见解!